半导体结构及其制造方法与流程
本发明实施例涉及半导体存储器结构及其制造方法。
背景技术：
半导体存储阵列包含彼此电连接的多个单位存储器单元。在动态随机存取存储器(dram)中，例如，单位存储器单元可能包含一个开关和一个电容器。dram具有高集成度和高运行速度。然而，当未提供给dram电源时，存储在dream中的数据被擦除。非易失性存储器的一个实例是闪速存储器，其中当不供给电源时，存储的数据也不会被擦除。虽然闪存具有非易失性的特点，但与dram相比，闪存具有低集成度和低运行速度。
许多现代电子设备包含被配置为存储数据的电子存储器。电子存储器可能是易失性存储器或非易失性存储器。易失性存储器在有电源时存储数据，而非易失性存储器能够在断电时存储数据。由于其结构简单和所涉及的cmos逻辑可兼容的工艺技术，电阻式随机存取存储器(rram)是用于下一代的非易失性存储器技术的有前景的候选。rram单元包含具有可变电阻的介电数据存储层，其被置于两个设置于后段制程(beol)金属化层内的电极之间。
电阻式随机存取存储器(rram)是非易失性存储器件的一种。rram是基于过渡金属氧化物的电阻根据在其上施加的电压而变化的特性的电阻式存储器，及电阻被用来在rram单元中存储一些数据位而不是用于dram中的电子电荷。rram包括电容状结构，其中绝缘材料显示电阻切换行为。
技术实现要素：
根据本发明的一些实施例，提供了一种半导体结构，包括：第n金属层；平面底部阻挡层，位于所述第n金属层上方并与所述第n金属层接触；数据存储层，位于所述平面底部阻挡层上方；电极，位于所述数据存储层上方；第(n+1)金属层，位于所述电极上方；其中，n是正整数。
根据本发明的另一些实施例，还提供了一种存储器结构，其包括：下部金属层；平面存储器单元，位于所述下部金属层上方，所述平面存储器单元包括：覆盖层，接近所述下部金属层；和高k介电层，位于所述覆盖层上方；上部金属层，电连接至所述平面存储器单元，其中，所述下部金属层比所述上部金属层更靠近晶体管区。
根据本发明的又一些实施例，还提供了一种半导体结构的制造方法，包括：形成底部金属层；在所述底部金属层上方形成平面存储层；通过自对准操作在所述平面存储层上方形成电极；以及通过图案化所述平面存储层限定存储器单元。
附图说明
结合附图阅读以下详细说明，可更好地理解本发明的各方面。应注意到，根据本行业中的标准惯例，各种部件不是按比例绘制。实际上，为论述清楚，各功能件的尺寸可任意增加或减少。
图1为根据本发明的一些实施例的存储结构堆叠件的截面图。
图2为根据本发明的一些实施例的存储器单元的截面图。
图3为根据本发明的一些实施例的制造存储器结构的流程图；
图4至图14为根据本发明的一些实施例的在不同制造操作下的存储器结构的截面图。
具体实施方式
在附图中，类似的参考数字被用于在各个视图中指示相似或类似的元件，并且示出和描述了本发明的说明性实施例。附图不一定按比例绘制，并且在一些实例中，附图被夸大和/或简化仅用于说明目的的地方。本领域的普通技术人员将会理解基于本发明的以下实例性实施例的本发明的许多可能的应用和变型。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或功能件与另一元件或功能件的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。
在描述和声明本发明时，以下将根据下文阐述的定义使用术语。
如本文所用的，“衬底”是指在其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包含硅或化合物半导体，诸如gaas、inp、si/ge或者sic。这些层的实例包含介电层、掺杂层、多晶硅层或导电层。该器件结构的实例包括晶体管、电阻器和/或电容器，其可通过互连层互连到附加集成电路。
如本文所用的，“沉积”是指在衬底上沉积材料的操作，其使用待沉积的汽相材料、前体材料、电化学反应或溅射/反应性溅射。使用汽相材料的沉积包含任何操作，诸如，但不限于，化学汽相沉积(cvd)和物理汽相沉积(pvd)。汽相沉积方法的实例包含热灯丝cvd、rf-cvd、激光cvd(lcvd)、共形金刚石涂层操作、金属-有机cvd(mocvd)、热蒸发pvd、离子化金属pvd(impvd)、电子束pvd(ebpvd)、反应性pvd、原子层沉积(ald)、等离子体增强cvd(pecvd)、高密度等离子体cvd(hdpcvd)、低压cvd(lpcvd)等。利用电化学反应沉积的实例包括电镀、化学镀等。沉积的其它实例包含脉冲激光沉积(pld)及原子层沉积(ald)。
如本文中所用的，“金属氧化物”是指二元金属氧化物、过渡金属氧化物和镧系金属氧化物。本文所述的金属氧化物经常是非化学计量，因而氧成分的下标“x”在本发明中被使用。金属氧化物包含mgox、alox、tiox、crox、mnox、feox、coox、niox、cuox、znox、geox、yox、zrox、nbox、moox、snox、laox、hfox、taox、wox、ceox、gdox、ybox和luox。
尽管为本发明限定了较宽范围的数字范围和参数为近似值，在具体实例中所记录的数字值尽可能为精确值。但是，任何数字值都包含某些由各测试量度中标准差所造成的固有误差。此外，文中所使用的术语“大约”通常表示给定值或范围内的10％、5％、1％或0.5％。或者，术语“大约”表示位于本领域内普通技术人员所理解的平均值的可接受标准误差范围内。除操作/工作实例，或除明确指出外，本发明中的诸如材料数量、时间长度、温度、操作条件、数量比例及类似内容等的所有数字范围、数量、值和百分比应理解为依据术语“大约”在所有实例中有所改动。因此，除非出现矛盾，本发明和附属权利要求中所述的数字参数为能够按照需要进行改动的近似值。各数字参数至少应该按照所报告的有效数字，并通过普通的四舍五入方法进行表示。文中的范围可表示为从一个端点到另一个端点，或者两个端点之间。文中所公开的所有范围包含端点，除非另有说明。
电阻式随机存取存储器(mram)单元具有底部电极，其通过具有可变电阻的数据存储层与上面的顶部电极分离。通常，rram单元通过包括开口的底部介电层与下层金属层分离，该开口提供底部电极和下层金属互连层之间的接触。这样在rram中形成的底部电极在这里被称为底部电极通孔(beva)。
该beva在rram单元中导致了许多问题。例如，通常通过沉积操作形成beva，其填充连接底部电极与下层金属互连层的开口。取决于开口的大小，可以在开口形成具有小于60纳米的临界尺寸(cd)的空隙。随后的平坦化操作，诸如化学机械抛光(cmp)，由于小cd开口的空隙形成性质而不能创建平坦的表面。此外，作为平坦化操作的结果，抛光表面包含一个以上的材料，诸如beva本身(例如，由tin制成)、tan阻挡件内衬于beva的侧壁和底部和富硅氧化物(sro)环绕beva。cmp浆料对于不同的材料可拥有不同的抛光率。因此，具有多于一种材料的抛光表面固有地拥有非平坦的表面，其不利于随后的数据存储层的形成。因此，抛光之后空隙导致的开口填充和非平坦表面有助于抛光表面的不平坦度。抛光表面的平坦度对于rram单元性能是关键的，因为只有满足在整个rram单元上具有均匀厚度的高k介电层才可以提供所需的存储器性能。换句话说，常规方法的beva面临困难，因为不能获得平坦的抛光表面。
此外，相对于rram单元的beva的对准也会导致一些问题。beva的形成与第一光刻操作相关，就小器件尺寸而言，诸如覆盖之类的错误是不可避免的。例如，当beva的cd减小至60纳米以下时，可以观察到光刻覆盖。覆盖的结果是beva不与mram单元的中心对准，但是朝向rram单元的左侧或右侧移位。当在beva上方图案化数据存储层时，严重移位诱导了随后的第二光刻操作的缺陷。高度期望在接近rram单元的中心处对准beva。
最后，由于光刻极限，beva的cd也是有问题的。由于该器件的尺寸越来越小，beva遇到的光刻极限通常为约40纳米。
鉴于以上的讨论，提供半导体存储器结构，特别是rram结构来解决上述问题。本发明提供了相对于常规rram结构倒装(inversely)设置的rram结构。术语beva不会出现在本发明中，因为在此公开的rram结构的唯一电极更接近上部金属层而非下部金属层。本rram单元的电极被设置于数据存储层上方而非数据存储层下方。因此，前述的抛光表面可实现所期望的更大的平坦度。此外，本rram单元的电极是通过自对准操作而非光刻操作形成的。相对于所述rram单元的中心，cd极限和电极的对准得以改善。
例如，本发明的一个实施例提供了一种半导体结构，其包含第n金属层，位于第n金属层上方并与其接触的平面底部阻挡层，位于所述平面底部阻挡层上方的数据存储层，位于所述数据存储层上方的电极，和位于所述电极上方的第(n+1)金属层。n是正整数。对于另一实例，在本发明的一个实施例中提供了一种存储器结构，其包括一个下部金属层、位于下部金属层上方的平面存储器单元、电连接至平面存储器单元的上部金属层。下部金属层比所述上部金属层更靠近晶体管区。平面存储器单元包含接近下部金属层的覆盖层；及位于覆盖层上方的高k介电层。本发明还公开了半导体结构的制造方法。
参考图1，图1为根据本发明的一些实施例的存储器堆叠件10的截面图。在图1中，存储器堆叠件10包含第n金属层101和第(n+1)金属层103。在一些实施例中，第n金属层101可以是第四金属层的金属线，且第(n+1)金属层103可以是第五金属层的金属通孔和/或金属线。注意本文中提到的第n金属层是上述cmos结构中的逻辑区或晶体管区之上的金属互连件。为了简便起见，图1中略去了cmos结构的衬底。
金属互连件是在后段制程(beol)工艺中形成的结构。然而，在一些实施例中，第n金属层101和第(n+1)金属层103并不限定于相邻的金属化层。例如，第n金属层101可能是下部金属层，并且第(n+1)金属层103可能是上部金属层。例如，下部金属层可以是第四金属线及上部金属层可以是第六金属层的金属通孔和/或金属线。在一些实施方案中，金属互连件包含al、cu、ti、ta、w、mo,、tan,、nisi、cosi、tin、wn、si或其组合。
在图1中，存储器单元105被设置于第n金属层101和第(n+1)金属层103之间。请注意本发明的存储器单元105相对于常规的存储器单元相反地倒装地设置。例如，相对于数据存储层105b，覆盖层105a被布置得更接近第n金属层101或下部金属层，而数据存储层105b被设置得更接近第(n+1)金属层103或上部金属层。在一些实施例中，覆盖层105a可能包括金属，如钛(ti)、铪(hf)、铂(pt)、钌(ru)和/或铝(al)。在其他实施例中，覆盖层105a可能包括金属氧化物，诸如氧化钛(tiox)、氧化铪(hfox)、氧化锆(zrox)、氧化锗(geox)、氧化铯(ceox)。数据存储层105b可能包括具有高k介电常数、二元金属氧化物、过渡金属氧化物和镧系金属氧化物中的至少一种介电材料。在一些实施例中，数据存储层105b包含氧化铪(hfox)、氧化锆(zrox)、氧化铝(alox)、氧化镍(niox)、氧化钽(taox)或氧化钛(tiox)。
在一些实施例中，数据存储层105b可能包含由导电材料，诸如pt、alcu、tin、au、tan、w、wn、cu、ni、zr及其组合物构成的量子点形式的电场增强剂。然而，电场增强剂不限于上面列出的材料，任何种类的导电材料都在本发明的预期范围之内。在某些实施例中，电场增强剂包含能够从数据存储层105b剥夺氧的导电材料。例如，ti、ta和hf。本领域内已知某些金属充当消耗与其接触的氧化物中的氧原子的氧贮层。由于数据存储层105b包含二元金属氧化物、过渡金属氧化物和镧系金属氧化物，当所述氧化物与氧剥夺金属接触时，所述氧化物中的氧原子从数据存储层105b被耗尽。因此，留在数据存储层105b中的氧空位用来帮助形成rram和rram的set工艺。
仍然参考图1，电极107被设置于存储器单元105上方并相对于覆盖层105a更接近数据存储层105b。在一些实施例中，电极107可能包括金属氮化物(例如，氮化钛(tin)或者氮化钽(tan))或金属(例如，钛(ti)或钽(ta))。注意存储器单元105被夹在底部阻挡层109a和上部阻挡层109b之间。底部阻挡层109a可以是扩散阻挡层，其防止第n金属层101中的金属原子扩散到存储器单元105的覆盖层105a内。上部阻挡层109b可以是扩散阻挡层，其防止电极107中的金属原子扩散到存储器单元105的数据存储层105b。在一些实施例中，底部阻挡层109a是由与上部阻挡层109b的那些相同材料制成的。在一些实施例中，底部阻挡层109a和上部阻挡层109b具有符合第n金属层101的顶面的平面形状。在一些实施例中，底部阻挡层109a和上部阻挡层109b是由氮化钽(tan)制成的。
图2为根据本发明的一些实施例的存储器单元20的截面图。图2中相同的参考标号指的是图1中论述的相同的元件或等同物，且为了简洁这里不再重复在图2中，下部金属层101被介电层123环绕。存储器单元105被设置于具有预定宽度w1的下部金属层101上方。在一些实施例中，存储器单元宽度w1在约50纳米至约250纳米的范围之间。存储器堆叠件的细节，诸如阻挡层109a、109b和覆盖层105a、数据存储层105b先前已讨论。电极107设置于存储器单元堆叠件上方，接合在上部阻挡层109b上方。电极107被间隔件层108环绕，例如，氮化物层。注意电极107的宽度w2小于存储器单元105的宽度w1。在一些实施例中，宽度w2在约20nm至约40nm的范围之间。本领域的普通技术人员可能会理解电极107的临界尺寸在40nm以下时遇到其光刻极限。本发明提供的电极107的宽度w2是由绕过光刻限制并采用自对准操作而实现的，将在以下存储器结构20的制造方法中进行讨论。
如图2所示，下部金属层101比上部金属层103更接近晶体管区201。半导体衬底200还包含重掺杂区，诸如至少部分地位于半导体衬底200中的源极203和漏极205。栅极207被设置在半导体衬底200的顶面上方以及源极203和漏极207之间。接触插塞208在层间电介质(ild)209中形成，并可电连接到晶体管结构201。在一些实施例中，在半导体衬底200上形成ild209。ild209可以由用于形成这样的层的各种技术形成，例如，化学汽相沉积(cvd)、低压cvd(lpcvd)、等离子体增强cvd(pecvd)、溅射和物理汽相沉积(pvd)、热生长等。半导体衬底200上面的ild109可由多种介电材料形成，且可以是，例如，氧化物(例如，氧化ge)、氮氧化物(例如，氮氧化gap)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、掺氮氧化物(例如，n2注入的sio2)、氧氮化硅(sixoynz)等。
图2展示了半导体衬底200中具有掺杂区的平面晶体管。然而，本发明不限于此。任何非平面晶体管，诸如finfet结构，可以具有凸起的掺杂区。
注意，电极107的位置基本上在存储器单元105的中心。换句话说，从电极107到间隔件层108的左侧壁的距离与从电极107到间隔件层108的右侧壁的距离基本相同。由于自对准操作之后将要描述，电极107的位置不被光刻操作限定，其中，覆盖移位频繁发生。形成间隔件层108后，确定电极107的位置。
仍然参考图2，电极107的顶面125展示了波纹形状，其是由于电极107是由在间隔件层108的开口中沉积导电材料形成的事实。沉积操作的共形性质在电极107的顶面125处创建了这样的波纹形状。因为电极107的顶面125是远离存储器单元105的表面，换言之，顶面125的形态不影响存储器单元105的数据存储层105b的厚度，从而如前面所讨论的，这样的表面的平坦性不如底部阻挡层109a的平坦性关键。在一些实施例中，电极107的波纹表面与上部金属层103的通孔103a接触。
进一步如图2所示，保护层121形成作为间隔件层108的侧壁、上部金属层103的一部分和存储器单元105的衬垫。在一些实施例中，保护层121由硬质合金材料制成。此外，形成环绕存储器结构20的介电层123，诸如金属间介电层。
现在参考图3，根据本发明的一些实施例示出了制造存储器结构的流程图。操作301提供形成底部金属层。操作303提供在底部金属层上方形成平面存储层。操作305提供通过自对准操作在平面存储层上方形成电极。操作307提供通过图案化平面存储层以限定存储器单元。前述每个操作的进一步图示在以下结合图4至图14中的讨论提供。在图3中中的操作之前、期间或者之后可以提供额外的操作。为了更好地理解本发明的发明概念，简化了下图。
图4至图14为根据本发明的一些实施例的在不同制造操作下的存储器结构的截面图。在图4中，如图301和303所描述的，形成底部金属层101，例如，第四金属线，和形成平面存储层105。在一些实施例中，底部金属层101通过镶嵌工艺形成。接着，金属氮化物构成的底部阻挡层109a是由化学汽相沉积(cvd)、ald、高密度等离子体cvd(hdpcvd)或脉冲激光沉积(pld)形成。包含钛(ti)、铪(hf)、铂(pt)、钌(ru)和/或铝(al)或诸如氧化钛(tiox)、氧化铪(hfox)、氧化锆(zrox)、氧化锗(geox)、氧化铯(ceox)的金属氧化物的覆盖层105a可以通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成。此外，上部阻挡层109b是形成在平面存储层上方的平面。
在图4中，介电层123环绕着底部金属层101。在一些实施例中，介电层123是包含碳化硅、氧氮化硅和氮化硅中的至少一种的蚀刻停止层。在一些实施例中，介电层123包含氧化硅、氟化石英玻璃(fsg)、碳掺杂的氧化硅、氮化硅、氮氧化硅、四乙基原硅酸盐(teos)氧化物、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、black
注意，下层金属线101和平面存储层(105a、105b)之间的界面140'基本上是平的，其具有单一材料，例如铜，并在下层金属线101的侧面。因此，平面存储层的平面性可被控制。然后蚀刻停止层108'被沉积在上部阻挡层109b上方以在蚀刻上面的掩模层140过程中发挥蚀刻停止作用。
光刻胶141被图案化在掩模层140上方，以进一步限定掩模层140的图案。在一些实施例中，光刻胶141的第一开口143通过宽度w1暴露了掩模层140的一部分。宽度w1可以被预先确定为随后制造操作中的存储器单元的宽度。在一些实施例中，掩模层140可以是介电层，例如富硅氧化物层。掩模层140和蚀刻停止层108'之间的蚀刻选择性是足够大的，以在到达蚀刻停止层108'时停止该蚀刻。
参考图5，在掩模层140中形成第二开口145之后，移除光刻胶141。在一些实施例中，第二开口145的转印宽度w1在从约50nm至约250nm的范围之间。图6至图8展示了形成电极107的自对准操作，如在图3中的操作305中所描述的。在图6中，间隔件层108”毯式形成在掩模层140的侧壁和顶面上。在一些实施例中，间隔件层108”可以由与蚀刻停止层108'相同的材料构成。例如，保护层108”和蚀刻停止层108'由氮化硅制成。然后，定向蚀刻被用于去除掩模层140的顶面上方和第二开口145的底部上方的部分间隔件层108'。因此，间隔件层108'保持在掩模层140的侧壁处，且上部阻挡层109b的一部分被暴露。然后，在沉积和定向移除间隔件层108”之后，限定宽度w2。
如图6所述，宽度w2是由间隔件层108'的宽度w1和厚度t1来确定。换句话说，宽度w2或随后可以展示电极107的宽度，可以通过设计宽度w1和厚度t1被预先确定。在一些实施例中，宽度w2在约20nm至约150nm的范围之间。
参考图7，电极层107'沉积于掩模层140的顶面上方并可以被填充到掩模层140的第二开口145中。电极层107'可以由以下材料pt、alcu、tin、au、ti、ta、tan、w、wn、cu中的至少一种构成。在一些实施例中，形成电极层107'的方法包含化学镀、溅射、电镀、物理汽相沉积(pvd)或原子层沉积(ald)。在用ald操作形成电极层107'的情况下，在间隔件层108”之间可以观察到波纹表面125'。由于第二开口145的存在先于该沉积，在电极层107'沉积之后，此波纹表面特征是不可避免的。在直接回蚀刻操作之后，该波纹表面特征会被携带，如图8中所示。或者，波纹表面特征可通过先于回蚀刻操作插入平坦化操作被消除。结果如9中所示。
参考图8，执行回蚀刻操作以从掩模层140的顶面和第二开口145内的区域移除电极层107'。在一些实施例中，通过使用终点检测蚀刻和随后的时间模式蚀刻来施加回蚀刻操作。例如，在回蚀刻的前一阶段中，检测掩模层140的顶面作为终点且随后采取时间模式蚀刻以移除第二开口145内的电极材料。注意在回蚀刻操作中使用的蚀刻剂在两个氮化物材料之间拥有足够的选择性。例如，所用的蚀刻剂对tin具有更大的蚀刻率并对sin具有较慢的蚀刻率。以这种连接，回蚀刻操作主要移除电极层107'并对间隔件层108”影响较小。在一些实施例中，时间模式蚀刻被控制以移除电极层107'至小于第二开口145高度的一半。然而，电极层107'的最终高度不限于此。其它合适的高度被包括在本发明的预期范围之内。
仍然参考图8，图7中的波纹表面125'在回蚀刻操作之后被携带。在一些实施例中，焊缝或孔洞可以存在于接近波纹的中心。如图8所示，电极107形成于两个间隔件层108之间。如上讨论，间隔件层108是毯式形成于掩模层140和第二开口145上方，接近第二开口145左侧的间隔件层108的厚度t1与接近第二开口145右侧的间隔件层108的厚度t2大致相同。因此，电极107大体上在宽度w1的中心形成，如在图5中限定的。如下所论，宽度w1可能变为存储器单元的宽度，电极107被自对准以形成于存储器单元的中心。相比于传统方法，其中，电极的宽度依赖于光刻操作，此处提供的自对准方案可进一步降低电极的宽度并遵循器件规模的小型化趋势。
图9是形成电极107的另一种操作，其中在回蚀刻操作之前执行平坦化操作。如图9所示，电极107具有接近平坦的表面。再次参考图7，在电极层107'的沉积之后，平坦化操作被执行以从最上层电极层107'移除波纹表面125'。在一些实施例中，平坦化操作可能包括化学机械抛光(cmp)工艺。在平坦化操作之后，之前讨论的回蚀刻操作可被执行以移除第二开口145中的电极层107'，直到达到所需的高度。
图10至图12展示了使用硬掩模层图案化存储器单元层(105a、105b)的存储器单元105的形成。在图10中，执行间隔件层103的第二沉积。在一些实施例中，间隔件层的第二沉积形成于掩模层140的顶面上方并填充到第二开口145。第二回蚀刻操作被执行以从掩模层140的顶面移除所沉积的间隔件层108。可以采用终点蚀刻以使用掩模层140的顶面作为单个平面来停止回蚀刻操作。关于图8，回蚀刻的间隔件层108的顶面125'具有波纹。在图11中，例如，通过稀氟化氢移除掩模层140。剩余的间隔件层108作为硬掩模层以用于随后的存储器单元层(105a、105b)。间隔件层的一小部分，或者以前称为蚀刻停止层108'被设置在上部阻挡层109b上方。由于蚀刻停止层108'的厚度大体上比其余的间隔件层108薄，蚀刻停止层108'可能在随后的存储器单元图案化操作中被完全去除。
已经理解的是，使用基本上无氧的硬掩模可以增加相关rram单元的产量。这是因为，在存储器单元105的图案化期间，蚀刻剂可以从含氧硬掩模层(例如，sio2或sion)中分离氧自由基。分离的氧自由基随后可注入电极107、覆盖层105a和/或数据存储层105b中，其中，氧自由基导致设备故障(例如，干扰形成rram细丝和复位rram细丝)。在存储器单元105的图案化过程中，使用基本上没有氧的硬掩模层消除了这种氧自由基，导致产量增加。
参考图12，本操作中使用的蚀刻剂应当在具有类似的选择性的条件下蚀刻上部和下部阻挡层(109b、109a)、数据存储层105b和覆盖层105a。在一些实施例中，使用干蚀刻操作。在其它实施例中，硬掩模层可能包含碳化硅(sic)或基本上无氧的复合介电膜。注意在本操作结束时，电极107完全被间隔件层108覆盖。
参考图13和图14，形成电连接以连接电极107和上部金属层103。在图13中，保护层121是毯式沉积在存储器单元105、电极107和间隔件层108上方。在一些实施例中，保护层121是碳化硅层。保护层121也形成于下部金属层101和围绕该下部金属层101的介电层123上方。
在图14中，如截面图所示，在邻接电极107的位置处形成上部金属层103。在一些实施例中，上部金属层103包括金属通孔103a和金属线103b。在一些实施例中，上部金属层103可能通过蚀刻介电层123以形成延伸穿过保护层121和间隔件层108的开口而形成。然后通过化学镀、溅射、电镀、pvd或ald中的至少一种操作用金属填充该开口。在一些实施例中，该金属包含选自以下的材料：pt、alcu、tin、au、ti、ta、tan、w、wn、cu、ni、hf、zr，以形成上部金属层103。根据本发明所公开的制造方法，注意，与上部金属层103的金属通孔103a接触的电极107的顶面可包括波纹特征。可选地，当采用之前在图9中论述的另一制造方法时，波纹特征可以消除。
因为本发明的存储器单元105相对于常规的rram结构被相反地倒装设置，电连接可以被设计以适应本发明的配置。例如，参考回图2，最初连接到传统的rram单元中的beva的电路径可以连接到上部金属层103，而原先连接到传统的rram单元中的顶电极的电路径可以连接到下部金属层101。
本发明提供了相对于常规rram结构倒装设置的rram结构。即，本发明的rram单元的beva被设置于数据存储层上方而非设置于数据存储层下方。术语beva不会出现在本发明中，因为仅仅本文公开的rram结构的唯电极更接近上部金属层而非下部金属层。因此，下部金属层和rram单元之间的界面可实现更大的平坦度。此外，本rram单元的电极是通过自对准操作而非光刻操作形成的。相对于所述rram单元的中心，cd极限和电极的对准得以改善。
本发明的实施例提供了一种半导体结构，其包含第n金属层，位于第n金属层上方并与其接触的平面底部阻挡层、位于平面底部阻挡层上方的数据存储层、位于数据存储层上方的电极及位于电极上方的第(n+1)金属层。n是正整数。
在本发明的实施例提供了一种存储器结构，其包括下部金属层、位于下部金属层上方的平面存储器单元、电连接至平面存储器单元的上部金属层。下部金属层比所述上部金属层更靠近晶体管区。平面存储器单元包含接近下部金属层的覆盖层；及位于覆盖层上方的高k介电层。
在本发明的实施例提供一种半导体结构的制造方法。该方法包含形成底部金属层、在底部金属层上方形成平面存储层、通过自对准操作在平面存储器层上方形成电极，并通过图案化平面存储器层限定存储器单元。
根据本发明的一些实施例，提供了一种半导体结构，包括：第n金属层；平面底部阻挡层，位于所述第n金属层上方并与所述第n金属层接触；数据存储层，位于所述平面底部阻挡层上方；电极，位于所述数据存储层上方；第(n+1)金属层，位于所述电极上方；其中，n是正整数。
在上述半导体结构中，所述数据存储层包括：高k介电层，并且在所述平面底部阻挡层和所述数据存储层之间设置覆盖层。
在上述半导体结构中，还包括位于所述数据存储层上方的平面上部阻挡件。
在上述半导体结构中，所述电极具有与所述第(n+1)金属层连接的波纹表面。
在上述半导体结构中，还包括环绕所述电极的氮化物层。
在上述半导体结构中，还包括环绕所述氮化物层和所述第(n+1)金属层的部分的碳化物层。
在上述半导体结构中，所述电极的宽度在20纳米至40纳米的范围内。
在上述半导体结构中，所述电极设置于所述数据存储层上方的中心处。
在上述半导体结构中，所述电极与第(n+1)金属通孔接触。
根据本发明的另一些实施例，还提供了一种存储器结构，其包括：下部金属层；平面存储器单元，位于所述下部金属层上方，所述平面存储器单元包括：覆盖层，接近所述下部金属层；和高k介电层，位于所述覆盖层上方；上部金属层，电连接至所述平面存储器单元，其中，所述下部金属层比所述上部金属层更靠近晶体管区。
在上述存储器结构中，还包括在所述覆盖层和所述下部金属层之间的平面底部阻挡层。
在上述存储器结构中，所述上部金属层通过电极电连接至所述平面存储器单元。
在上述存储器结构中，所述电极设置于所述平面存储器单元的中心处。
在上述存储器结构中，接近所述高k介电层的所述电极的底部是平坦的。
在上述存储器结构中，与所述上部金属层接触的所述电极的顶部包括波纹表面。
根据本发明的又一些实施例，还提供了一种半导体结构的制造方法，包括：形成底部金属层；在所述底部金属层上方形成平面存储层；通过自对准操作在所述平面存储层上方形成电极；以及通过图案化所述平面存储层限定存储器单元。
在上述制造方法中，所述自对准操作包括：在所述平面存储层上方形成蚀刻停止层；图案化所述蚀刻停止层以形成开口；在所述蚀刻停止层的侧壁处和在所述开口中形成具有预定宽度的间隔件；以及在被所述间隔件环绕的区域中形成所述电极；
在上述制造方法中，形成所述电极包括回蚀刻操作。
在上述制造方法中，形成所述电极还包括平坦化操作。
在上述制造方法中，还包括形成与所述电极接触的上部金属层。
尽管已详细描述了本发明及其优点，但应该理解，在不背离所附权利要求所限定的发明的精神和范围的情况下，可进行各种改变、替换和变更。例如，许多以上讨论的工艺的可以不同的方法实现，并且由其它工艺取代，或其组合。
此外，本应用的范围并不旨在限制于本说明书中描述的工艺、机器、制造、物质成分、方式、方法和步骤的特定实施例。所属领域的技术人员将从本发明的公开内容中迅速了解当前存在或以后开发的工艺、机器、制造、物质成分、方式、方法或步骤，它们与此处描述的根据本发明使用的相应实施例执行的功能或取得的结果大体上相同。因此，附图旨在包含其范围内的工艺、机器、制造、物质成分、方式、方法或步骤。
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