一种抗单粒子烧毁的VDMOS器件及其制作方法与流程

本发明涉及功率半导体器件技术领域，具体涉及一种抗单粒子烧毁的VDMOS器件及其制作方法。

背景技术：

功率集成电路可以应用于家电、个人电脑、移动电话、数码相机以及与日俱增的各种便携式设备的适配器等，同时由于它降低了元件数量使产品性价比高，并且更小和更轻，近年来各种MOS型功率集成电路纷纷出现。他们不但在应用中取代了许多原来为双极型器件所占据的领域。其中VDMOS由于具有高输入阻抗、开关速度快、热稳定性好、具有负的温度系数良好的电流自调节能力、没有二次击穿安全工作区域大等优点在各种功率开关应用中越来越引起人们的重视。传统VDMOS剖面图如图1所示。

在航天领域，高压VDMOS器件通常被用作航天器电源系统内的安全开关。由于航天器是在太空中运行的，所以这些VDMOS器件的各类电学参数除了要能够满足基本的设计要求外，还要能够承受太空中各种高能粒子、宇宙射线等的辐射所带来的影响。目前已知辐射环境对VDMOS器件可能产生的辐照效应主要包括单粒子烧毁(SEB)、单粒子栅击穿(SEGR)和总剂量(Total dose)效应等。

重离子诱发的VDMOS器件发生的单粒子效应会使电路系统出现短暂失效或直接导致VDMOS器件损坏。

图2给出了VDMOS器件的剖面结构及固有的寄生双极晶体管位置示意图。由图中可以看出，器件的源区(n+)、体区(P区)及漏区(n-外延层)分别构成了寄生管的发射极、基极和收集极。因为结构上源区、体区共用金属化电极，形成基极—发射极短路，所以当器件正常工作时，寄生双极晶体管是关闭的，当重粒子入射到VDMOS器件时，沿着粒子轨迹会产生大量电子空穴对，形成电离的等离子体丝流。在漂移和扩散效应的双重作用下，空穴通过横向基区进入寄生管的发射级，电子通过横向基区流向收集极而形成瞬态电流。当瞬态电流在P体区电阻上的压降增加到一定值时，使寄生双极晶体管的发射结成为正偏置，寄生晶体管n+p+p-n-导通。处在正偏置下的寄生双极晶体管，当集电极和发射极之间的电压高于寄生管的击穿电压时，寄生双极晶体管的集电极电流就能发生雪崩倍增。假如这一正反馈电流不加限制，则会使源漏短路导致器件烧毁。

从单粒子烧毁效应的机理可以看出，引起单粒子烧毁效应的根本原因在于VDMOS源漏间因单个高能粒子轰击而诱发其寄生双极管导通发生局部热损坏。因此，器件内部寄生双极晶体管的相关尺寸和工艺参数对单粒子烧毁(SEB)敏感度的影响很大，有必要对研制产品进行设计和工艺加固技术研究。

技术实现要素：

本发明的目的在于提供一种抗单粒子烧毁的VDMOS器件及其制作方法，该VDMOS在源漏区域中间断开多晶硅条，在断开的结型场效应电阻处注入一定的P型离子，从而形成一种具有新型结构的耗尽区。这种新型结构在一定程度上加大了耗尽区的宽度，降低基区的电阻，降低了其雪崩击穿的灵敏度，从而达到抗单粒子烧毁的目的，提高了该器件的性能。

为了实现上述目的，本发明所采用的技术方案如下：

一种抗单粒子烧毁的VDMOS器件的制作方法，该方法是通过改变VDMOS器件的栅下耗尽区结构，即在所述栅下耗尽区通过离子注入工艺掺入P型离子，从而获得抗单粒子烧毁的VDMOS器件。该方法具体包括如下步骤：

(1)在外延片上定义有源区之后，在其上依次生长栅氧化层和多晶硅层，再通过光刻和腐蚀的方法刻出栅极形状，同时确定P阱区形状；

(2)在P阱区采取自对准离子注入工艺注入P型离子，然后通过热推进工艺形成P体区；

(3)在P体区通过光刻腐蚀的方法刻出NSD区域，通过离子注入掺入N型离子，进行退火后形成N+源区；

(4)在栅氧化层上方的多晶硅层上，通过光刻腐蚀的方法刻出所需长度的颈区，然后在该区域通过离子注入工艺掺入P型离子；

(5)在栅区淀积一层介质层，通过光刻和腐蚀的方法在介质层上刻出接触孔，再在接触孔内淀积一层金属层，通过光刻腐蚀刻出连线形貌。

步骤(1)中，在所述有源区生长栅氧化层时，采用干氧的方法生长，生长的栅氧化层为厚度的SiO₂层；在栅氧化层上生长多晶硅层之后，刻蚀出的栅长为8μm。

步骤(2)中，在形成所述P体区时，采用离子注入的方法进行P型掺杂，掺杂的离子类型为B⁺离子，掺杂的浓度为6E13/cm²。

步骤(3)中，在所述栅区两侧形成所述NSD区域时，采用离子注入的方法进行N型掺杂，掺杂的离子类型为As⁺离子，掺杂的浓度为1E16/cm²。

步骤(4)中，在所述P体区中间形成所述的颈区时，首先在多晶硅层上覆盖光刻胶，进行光刻曝光后取出多晶硅层上的光刻胶，然后使用干法腐蚀的方法腐蚀掉被光刻胶覆盖区域的多晶硅，形成颈区，颈区长度为4μm；在所述颈区开口中采用离子注入的方法进行P型掺杂，掺杂的离子类型为B⁺离子，掺杂的浓度为1E13/cm²。

所述介质层采用的材料为SiO₂；所述金属层采用的材料为Al，金属层厚度为2μm。

所述外延片采用的掺杂浓度为7Ω*cm、厚度为23μm，属于N型衬底、N型外延。

本发明具有以下优点和有益效果：

本发明对传统的VDMOS器件进行了结构优化，在两个P体区之间的颈区掺杂一定浓度的P型杂质，该杂质浓度小于NSD区的掺杂浓度几个数量级，对NSD区并不产生影响。而此区域掺杂的P型离子将有效改变栅氧下基区的导通电阻，在器件遭遇单粒子辐照时，其抗雪崩击穿能力得到提升。通过本发明提供的方法可以制备具有一定抗单粒子烧毁性能的VDMOS器件。

附图说明

图1为传统VDMOS结构示意图。

图2为单粒子烧毁原理图。

图3为本发明制备的具有新型体区VDMOS器件结构示意图。

具体实施方式

以下结合附图和实施例详述本发明。

本发明制作VDMOS器件的过程如下：

在选定参数的外延抛光硅片上光刻出有源区，在该区域生长致密的栅氧化层，在栅氧化层上淀积多晶硅，并光刻出P+区。

在P阱区通过离子注入掺杂P型离子，热推进后形成P体区；在栅区两侧通过光刻刻出NSD区，其它区域覆盖光刻胶作为离子注入阻挡层，在NSD区注入高浓度N型离子，热处理后形成结深。

将栅区上方的多晶硅上通过光刻腐蚀刻出一定长度的颈区，腐蚀掉该区域的多晶硅，在此区域通过离子注入掺杂一定浓度的P型离子，退火后形成颈区。

在栅区淀积一层介质层，通过光刻腐蚀的方法刻出孔，再在表面淀积一层金属层，通过光刻腐蚀刻出连线形貌，器件结构如图3。

实施例1

本实施例制作VDMOS器件的过程如下：

选取535μm厚的N(100)型原始硅片，磨去40μm，抛光80μm。

硅片清洗，并且用显微镜检查表面。

外延生长N^-：ρ＝7Ω·cm，d＝23μm。

生长场氧化层，场氧厚度温度条件为800℃-1000℃-800℃。

使用第一块光刻版RING MASK刻出环注入的窗口，湿法腐蚀腐掉场环窗口上的氧化层，注入40KeV/1E16Ω/平方厘米的B⁺。

使用第二块光刻版刻出有源区，将有源区的场氧化层通过湿法腐蚀腐净。

生长栅氧化层，栅氧厚度作C-V检测，检测栅氧化层厚度。

此步需重点做，VDMOS器件对栅氧化层要求非常高，需保证栅氧化层质量，误差不宜过大，浮动不能超过10％，否则将影响阈值电压，发生栅漏电等现象。

此步需使用干氧制作。

在低温炉管中表面生长多晶硅

使用第三块光刻版刻出栅区，留下栅区和互联多晶硅。栅长为8μm，腐蚀多晶硅(P^-区)，干腐：9'50”。

通过自对准注入，在窗口注入60KeV/6E13Ω/平方厘米的B⁺离子。

P⁺扩散(预扩：R_□＝80～100Ω/□，700℃-940℃-700℃、主扩：R_□＝150～180Ω/□，800℃-1150℃-800℃)

使用第四块光刻版刻出NSD区，掩蔽其它区域。

在NSD窗口注入100KEV/1E16Ω/平方厘米的As离子。

注入前在120℃烘箱坚膜30分钟，硅片背面使用N₂冷却，防止大剂量注入引起光刻胶起胶。

使用第五块光刻版刻蚀颈区，颈区窗口长度为4μm。

在颈区窗口注入60KeV/1E13Ω/平方厘米的B⁺离子，热处理后激活。

正面涂胶(5000pm)。

背面腐蚀多晶硅(干法)和SiO₂，干腐4'38”，漂2'。

漂SiO₂，扩磷(N+)，同时形成沟道，R_□＝6～7Ω/_□,X_jn＝1.1μ,X_jp＝5μ,R_□poly-Si≤30Ω/_□。

漂磷硅玻璃(PSiO₂)(使用去离子水HF溶液)。

生长介质层，氧化(950℃)，5'干氧+20'湿氧+5'干氧，

刻边缘多晶硅(即刻场限制环上的多晶硅)5000pm。

检测接触环上

腐蚀(先湿腐多晶硅上的SiO₂)6'45”

去胶清洗，在炉口烘800℃20'N₂。

使用第六块光刻版刻出孔，以便后期金属连线的制造。

在孔及表面蒸发铝，铝厚2μm。反刻Al 5000rpm，刻出电极。中心区铝连成一块，代表了VDMOS的源极。

做合金，合金材料由硅铝铜组成，其中铝占98.5％，硅占1％，铜为0.5％。

芯片表面淀积2μm厚的钝化层。

使用第七块光刻版刻蚀出pad区域，腐蚀钝化层，以备后面封装连线。

背面金属化：钒镍金

封装测试

通过上述实验方案，对VDMOS器件栅氧下结构进行优化，掺杂低浓度P区，既保证不影响源区的正常工作，又降低了区域内的导通电阻，使器件具有更好的抗寄生电阻雪崩击穿性能。当器件遇到单粒子干扰时，能禁受更大能量的单粒子辐照。

以上实施方案为本发明的较优实施方法，任何在本发明基础上的明显变化转换，都视为在本发明保护范围内，特此声明本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于未来描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。