制造半导体装置的方法与流程

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制造半导体装置的方法与流程

本揭示实施例关于一种半导体装置的制造方法,且特别是关于导电层位于源极/漏极区上的半导体的制造方法。



背景技术:

随着半导体产业引进了具有更高效能及更强大功能性的新一代集成电路(IC),目前已经采用了多层金属布线结构设置于下层电子装置例如晶体管的上方。为了满足更高速以及良好可靠性的需求,已经开发了形成金属线的先进的方法及其结构。



技术实现要素:

根据本揭示实施例的一态样,一种制造半导体装置的方法,该方法包含:先形成一第一栅极结构及一第二栅极结构于一基板上,其中该第一栅极结构包含一第一栅电极,一第一覆盖绝缘层设置于该第一栅电极上,以及一第一侧壁间隔物设置于该第一栅电极以及该第一覆盖绝缘层的侧表面上,该第二栅极结构包含一第二栅电极,一第二覆盖绝缘层设置于该第二栅电极上,以及一第二侧壁间隔物设置于该第二栅电极以及该第二覆盖绝缘层的侧表面上;接着,形成一第一源极/漏极区于该第一栅极结构以及该第二栅极结构之间的一区域内;形成一第一绝缘层于该第一源极/漏极区上以及该第一栅极结构及该第二栅极结构之间;形成该第一绝缘层后,使该第一及第二覆盖绝缘层凹陷,以及使该第一及第二侧壁间隔物凹陷,从而形成一第一隔间于该凹陷的第一覆盖绝缘层及该凹陷的第一侧壁间隔物上,以及一第二隔间于该凹陷的第二覆盖绝缘层及该凹陷的第二侧壁间隔物上;最后形成一第一保护层于该第一隔间中,及一第二保护层于该第二隔间中,其中该第一及第二保护层包含从以过渡金属氮化物为基底的材料及非晶硅的组成中选择至少一种。

附图说明

当结合随附附图进行阅读时,本揭示的详细描述将能被充分地理解。应注意,根据业界标准实务,各特征并非按比例绘制且仅用于图示目的。事实上,出于论述清晰的目的,可任意增加或减小各特征的尺寸。

图1A绘示了根据本揭示一实施例于各阶段的制造半导体装置的平面示意图(俯视图);

图1B绘示了图1A的沿X1-X1线的剖面示意图;

图1C绘示了栅极结构放大图;

图1D绘示了根据本揭示一实施例于各阶段的制造半导体装置的透视示意图;

图2至图8绘示了对应图1A的沿X1-X1线的于各阶段制造半导体装置的剖面示意图;

图9至图10绘示了根据本揭示另一实施例的剖面示意图;

图11至图12绘示了根据本揭示另一实施例的剖面示意图。

具体实施方式

应理解,以下揭示内容提供许多不同实施例或实例,以便实施本揭示的不同特征。下文描述组件及排列的特定实施例或实例以简化本揭示。当然,此等实例仅为示例性且并不欲为限制性。举例而言,元件的尺寸并不受限于所揭示的范围或值,但可取决于制程条件及/或装置的所欲特性。此外,以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例,且亦可包括可在第一特征与第二特征之间插入形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。为了简明性及清晰性,可以不同尺度任意绘制各特征。

另外,为了便于描述,本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示的一元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外,空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可同样解读本文所使用的空间相对性描述词。另外,术语“由……制成”可意谓“包含”或“由……组成”中任一者。

图1A及图1B显示了根据本揭示的一实施例,其于半导体装置的制造程序中的一阶段示意图。图1A绘示一平面(上视)图,而图1B绘示图1A中沿线X1-X1的剖面图。

图1A及图1B显示了在形成金属栅极结构后的半导体装置结构。在图1A及图1B中,金属栅极结构10形成于通道层5之上,例如为鳍结构的一部分,并且于金属栅极结构10上形成一覆盖绝缘层20。在一些实施例中,金属栅极结构10的厚度范围介于15纳米至50纳米。在一些实施例中,覆盖绝缘层20的厚度范围介于10纳米至30纳米,且在其他实施例中,其厚度范围介于15纳米至20纳米。侧壁间隔层30设置在金属栅极结构10与覆盖绝缘层20的侧壁上。在一些实施例中,位于底部的侧壁间隔层30的薄膜厚度范围介于3纳米至15纳米,且在其他实施例中,其厚度范围介于4纳米至10纳米。金属栅极结构10、覆盖绝缘层20以及侧壁间隔层30的组合可以统称为栅极结构。此外,在邻近栅极结构形成源极/漏极区50,并且于栅极结构之间的间隙填充第一层间介电层(interlayer dielectric,ILD)40。

图1C是栅极结构的放大图。金属栅极结构10包含一层或多层16的金属材料,例如Al,Cu,W,Ti,Ta,TiN,TiAl,TiAlC,TiAlN,TaN,NiSi,CoSi或其他导电材料。设置在通道层5与金属栅极之间的栅极介电层12包含一层或多层金属氧化物,例如高k金属氧化物。用于高k介电质的金属氧化物示例性的包含Li,Be,Mg,Ca,Sr,Sc,Y,Zr,Hf,Al,La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu,以及/或其混和的氧化物。

在一些实施例中,一个或多个功函数调整层14介于栅极介电层12以及金属材料16之间。功函数调整层14由导电材料制成,例如单层的TiN,TaN,TaAlC,TiC,TaC,Co,Al,TiAl,HfTi,TiSi,TaSi或TiAlC,或者上述材料中的两种或更多种的多层。对于N型通道场效晶体管(n-channel FET),使用TaN,TaAlC,TiN,TiC,Co,TiAl,HfTi,TiSi和TaSi中的一种或多种作为功函数调整层,对于P型通道场效晶体管(p-channel FET),使用TiAlC,Al,TiAl,TaN,TaAlC,TiN,TiC和Co中的一种或多种作为功函数调整层。

覆盖绝缘层20包含一个或多个绝缘材料层,例如包含以氮化硅为基础的SiN,SiCN和SiOCN材料。侧壁间隔层30与覆盖绝缘层20是由不同的材料制成,且侧壁间隔层包含一个或多层材料层,例如包含以氮化硅为基础的SiN,SiON,SiCN和SiOCN材料。第一ILD层40包含一层或多层的绝缘材料,例如以氧化硅为基础的材料,例如氧化硅(SiO2)以及SiON。

侧壁间隔层30、覆盖绝缘层20以及第一ILD层40彼此的材料皆不相同,使得这些层可以选择性地被蚀刻。在一些实施例中,侧壁间隔层30是由SiOCN,SiCN或SiON所制成,覆盖绝缘层20是由SiN所制成,以及第一ILD层40是由所SiO2制成。

在一些实施例中,是采用栅极置换流程制造鳍式场效晶体管(fin field effecttransistors,Fin FETs)。

图1D显示了Fin FET结构的示例性透视图。

首先,在一基板300上制造一鳍片结构310。鳍片结构310包含一底部区域与一顶部区域当作通道区315。举例来说,基板是一具有杂质浓度范围介于1×1015cm-3至1×1018cm-3的P型硅基板。在其他实施例中,基板是一具有杂质浓度范围介于1×1015cm-3至1×1018cm-3的N型硅基板。又或者,基板可以包含其他元素的半导体,例如锗;半导体化合物包含第IV-IV族的半导体化合物例如SiC及SiGe,第III-V族的半导体化合物例如GaAs,GaP,GaN,InP,InAs,InSb,GaAsP,AlGaN,AlInAs,AlGaAs,GaInAs,GaInP,以及/或GaInAsP;或其组合。在一实施例中,基板是绝缘层覆硅(silicon-on-insulator,SOI)基板的硅层。

在形成鳍片结构310后,在鳍片结构310上形成隔离绝缘层320。隔离绝缘层320包含通过低压化学气相沉积(low pressure chemical vapor deposition,LPCVD),等离子-CVD或可流动CVD而形成一层或多层的绝缘材料,例如氧化硅,氮氧化硅或氮化硅。隔离绝缘层可以由一层或多层旋涂玻璃(spin-on-glass,SOG),SiO,SiON,SiOCN,和/或氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)而形成。

在鳍片结构上形成隔离绝缘层320之后,执行平坦化操作以移除隔离绝缘层320的一部分。平坦化操作可以包含化学机械抛光(chemical mechanical polishing,CMP)和/或回蚀刻(etch-back)制程。接着,进一步去除(凹陷)隔离绝缘层320,使得鳍片结构的上部区域得以露出。

在暴露的鳍片结构上方形成假性栅极结构。假性栅极结构包含由多晶硅制成的假性栅电极层以及假性栅极介电层。在假性栅电极层的侧壁上形成包含一层或多层绝缘材料的侧壁间隔层350。在形成假性栅极结构之后,尚未被假性栅极结构覆盖的鳍片结构310凹陷在隔离绝缘层320上表面的下方。然后,通过使用外延生长法(epitaxial growth method)将源极/漏极区形成于凹陷的鳍片结构上。源极/漏极区可以包含应变材料以向通道区315施加应力。

接着,在假性栅极结构和源极/漏极区的上方形成层间介电层(ILD)370。经过平坦化操作之后,去除假性栅极结构以便形成栅极间隔。然后,在栅极间隔中,形成包含金属栅电极和栅极介电层,例如高k介电层的金属栅极结构330。此外,覆盖绝缘层340形成于金属栅极结构330的上方,以获得如图1D所示的鳍式场效晶体管结构。在图1D中,金属栅极结构330,覆盖绝缘层340,侧壁330以极ILD370的一部分被切割以显示下层的结构。

图1D中的金属栅极结构330,覆盖绝缘层340,侧壁330,源极/漏极360以极ILD370实质上分别对应至图1A和图1B中的金属栅极结构10,覆盖绝缘层20,侧壁间隔层30,源极/漏极区50以及第一层间介电层(ILD)40。

图2至图10显示出对应于图1A沿X1-X1线的示例性剖面图。图1A绘示了根据本揭示的一实施例于各阶段依序制造半导体装置的示意图。应当理解的是,可以提供额外的操作于图2至图10之前,之间或之后,且部分如下描述的操作可以被该方法所附加的实施例进行置换或删除。操作/制程的顺序是可以相互交换。

参照图2,通过使用干式和/或湿式蚀刻制程使覆盖绝缘层20凹陷。由于构成覆盖绝缘层20所使用的材料与侧壁间隔层30及第一ILD层40不同,使得实质上可以选择性蚀刻覆盖绝缘层20。在一些实施例中,从第一ILD层40上表面量测的凹陷间隔25的深度D1在3纳米至10纳米的范围内,并且在其他实施例中深度D1在4纳米至8纳米的范围内。

参照图3,通过使用干式和/或湿式蚀刻制程使侧壁间隔层30凹陷。由于构成侧壁间隔层30所使用的材料与覆盖绝缘层20及第一ILD层40不同,使得实质上可以选择性蚀刻侧壁间隔层30。在一些实施例中,从第一ILD层40上表面量测的深度D2在3纳米至10纳米的范围内,并且在其他实施例中深度D2在4纳米至8纳米的范围内。

深度D1实质上与深度D2相同,并且如果不同,则差值在1纳米以内。应当注意的是,覆盖绝缘层20可以在侧壁间隔层30凹陷之后凹陷。

接着,如图4所示,保护层70形成于凹陷间隔35内。一层或多层的平坦层形成于如图3的结构上,并且执行平坦化操作,例如回蚀刻(etch-back)制程和/或化学机械抛光(CMP)制程。在平坦化操作之后,保护层70的厚度在一些实施例中从3纳米至10纳米的范围内,并且在其他实施例中从4纳米至8纳米的范围内。

保护层70是由相较于氧化硅基底材料具有高蚀刻电阻率的材料制成。在一些实施例中,使用过渡金属氮化物基底材料,非晶硅或多晶硅作为保护层70。作为过渡金属氮化物基底材料是使用AlON,AlN,TiN或TaN。此外,也可以使用铝,钽,钛,锆和铪的氧化物作为保护层70。

参照图5,在形成保护层70之后,通过合适的蚀刻制程去除第一ILD层40。

接着,参照图6,形成第二ILD80于图5的结构上。第二ILD80包含一个或多个绝缘材料层,其包含氧化硅基底材料,例如氧化硅(SiO2)和SiON或低k介电材料。

在形成第二ILD层80之后,通过使用微影制程及蚀刻制程形成接触孔85,以暴露至少一个源极/漏极区50。如图7所示,在蚀刻接触孔期间,保护层70的一部分和侧壁间隔层30的一部分也被蚀刻。然而,在蚀刻(氧化蚀刻)接触孔期间由于保护层70相较于侧壁间隔层具有较高的蚀刻电阻率,所以可以使侧壁间隔层30被蚀刻掉一部分的量最小化。此外,由于保护层70,覆盖绝缘层20在蚀刻接触孔期间不会被蚀刻,因此,覆盖绝缘层20的上端实质上保持直角。由于覆盖绝缘层20部会被蚀刻,因此可以避免金属栅极20与源极/漏极接触95(参照第9及10图)之间发生短路。

形成接触孔85之后,形成导电材料90于图5的结构上。如图8所示,在图7的结构上形成一或多层的导电材料90,例如钨,钛,钴,钽,铜,铝或镍,或上述的硅化物,或其他合适的材料。继续执行如CMP制程的平坦化操作,以获得如图7的结构。两个栅极结构之间由导电材料填充,从而形成与源极/漏极区50接触的源极/漏极接触95。

在此实施例中,保护层70不被移除并保留如图9所示。在这种情形下,在CMP制程中保护层70具有抛光停止层的功能,并且由诸如AlON或AlN的绝缘材料制成。

这些源极/漏极接触95接触源极/漏极区50。应注意的是,覆盖绝缘层20的上表面,第二ILD层80的上表面(顶部)和源极/漏极接触95实质上彼此齐平,亦即在同一平面上。

形成源极/漏极接触95之后,在图9的结构上形成蚀刻停止层(etching-stop layer,ESL)105和第三ILD层100。接着,执行图案化操作以形成通孔。通孔用一种或多种导电材料填充以形成通孔塞110、115,并且分别在通孔塞110、115上形成如图10所示的第一金属线120和第二金属线120。第一和第二金属线及通孔塞可以通过双镶嵌法形成。在一些实施例中,不形成ESL105。

可以理解的是,如图10所示的装置更进一步经历CMOS制程以形成各种特征,例如互连金属层,介电层,钝化层等。

图11及图12绘示出根据本揭示的另一实施例的示例性剖面图。

在上述的实施例中,保护层70保留在金属栅极上方。在此实施例中,去除保护层70。

在形成如图8所示的导电材料90后,参照图11,执行平坦化操作以去除导电材料90和保护层70的上部。在这种情形下,覆盖绝缘层20可以在CMP制程中当作抛光停止层。

接着,类似于图10,在形成源极/漏极接触95之后,形成CESL105和第三ILD层100,并执行图案化制程以形成通孔。通孔用一种或多种导电材料填充以形成通孔塞110、115,并且分别在通孔塞110及115上形成如图12所示的第一金属线120和第二金属线125。

可以理解的是,如图10所示的装置更进一步经历CMOS制程以形成各种特征,例如互连金属层,介电层,钝化层等。

本文所描述的各实施例或实例提供优于现有技术的若干优势。举例而言,在本揭示实施例中,由于在金属栅极,侧壁间隔层和覆盖绝缘层上形成保护层70,因此可避免在接触孔蚀刻期间使得覆盖绝缘层被蚀刻,从而防止金属栅极和源极/漏极接触。

应将理解,并非所有优势皆需要在本文中论述,并非所有实施例或实例皆必须有特定优势,而其他实施例或实例可提供不同优势。

根据本揭示的一态样,制造半导体装置的方法包括:形成一第一栅极结构及一第二栅极结构于一基板上,其中该第一栅极结构包含一第一栅电极,一第一覆盖绝缘层设置于该第一栅电极上,以及一第一侧壁间隔物设置于该第一栅电极以及该第一覆盖绝缘层的侧表面上,该第二栅极结构包含一第二栅电极,一第二覆盖绝缘层设置于该第二栅电极上,以及一第二侧壁间隔物设置于该第二栅电极以及该第二覆盖绝缘层的侧表面上;形成一第一源极/漏极区于该第一栅极结构以及该第二栅极结构之间的一区域内;形成一第一绝缘层于该第一源极/漏极区上以及该第一栅极结构及该第二栅极结构之间;形成该第一绝缘层后,使该第一及第二覆盖绝缘层凹陷,以及使该第一及第二侧壁间隔物凹陷,从而形成一第一隔间于该凹陷的第一覆盖绝缘层及该凹陷的第一侧壁间隔物上,以及一第二隔间于该凹陷的第二覆盖绝缘层及该凹陷的第二侧壁间隔物上;形成一第一保护层于该第一隔间中,及一第二保护层于该第二隔间中,其中该第一及第二保护层包含从以过渡金属氮化物为基底的材料及非晶硅的组成中选择至少一种。

在一些实施例中,以过渡金属氮化物为基底的材料为AlON或AlN。

在一些实施例中,非晶硅为掺杂硼的非晶硅。

在一些实施例中,第一和第二侧壁间隔物的材料,第一和第二覆盖绝缘层的材料以及第一绝缘层的材料皆不同。

在一些实施例中,第一侧壁间隔物和第二侧壁间隔物由SiOCN制成;第一覆盖绝缘层和第二覆盖绝缘层由SiN制成;以及第一绝缘层由SiO2制成。

在一些实施例中,于凹陷第一和第二侧壁间隔物前执行凹陷第一和第二覆盖绝缘层。

在一些实施例中,于形成第一绝缘层之后及凹陷第和第二覆盖绝缘层之前执行第一和第二侧壁间隔物的凹陷步骤。

在一些实施例中,于形成第一和第二保护层之后,进一步还包含:在具有第一和第二保护层的第一和第二栅极结构上方形成第二绝缘层;去除第二绝缘层的一部分和源极/漏极区上方的第一绝缘层的一部分,从而形成接触孔;以及使用导电料填充接触孔,从而形成与源极/漏极区接触的接触插栓。

在另一实施例中,当形成接触孔时,蚀刻第一保护层和第二保护层的一部分,但不蚀刻第一覆盖绝缘层和第二覆盖绝缘层。

在一些实施例中,在形成第一和第二保护层之后还包含:去除第一绝缘层;形成第二绝缘层以覆盖具有第一和第二保护层的第一和第二栅极结构;去除源极/漏极区上方的第二绝缘层的一部分,从而形成接触孔;以及使用导电材料填充接触孔,从而形成与源极/漏极区接触的接触插栓。

根据本揭示的另一态样,制造半导体装置的方法包括:形成第一栅极结构和第二栅极结构于基板上,第一栅极结构还包含第一栅电极,设置于第一栅电极上的第一覆盖绝缘层以及设置于第一栅电极和第一覆盖绝缘层的两侧面上的第一侧壁间隔层,第二栅极结构包含第二栅电极,设置于第二栅电极上的第二覆盖绝缘层以及设置于第二栅电极和第二覆盖绝缘层的两侧面上的第二侧壁间隔层;于第一栅极结构与第二栅极结构之间的区域中形成第一源极/漏极区;在第一源极/漏极区上方及第一栅极结构和第二栅极结构之间形成第一绝缘层;于形成第一绝缘层之后,凹陷第一和第二覆盖绝缘层;凹陷第一和第二侧壁间隔层,从而在凹陷的第一覆盖绝缘层和凹陷的第一侧壁间隔层上方形成第一隔间,以及在凹陷的第二覆盖绝缘层和第二侧壁间隔层上方形成第二隔间;在第一隔间中形成第一保护层,在第二隔间中形成第二保护层;在具有第一和第二保护层的第一和第二栅极结构上方形成第二绝缘层;在源极/漏极区上形成接触孔,以暴露源极/漏极区;使用导电材料填充接触孔,从而形成与源极/漏极区接触的接触插栓;以及去除第一保护层和第二保护层。

在一些实施例中,第一和第二保护层包含由过渡金属氮化物基底材料和非晶硅所组成的群组中选择至少一种。

在一些实施例中,以过渡金属氮化物为基底的材料为AlON或AlN。

在一些实施例中,非晶硅为掺杂硼的非晶硅。

在一些实施例中,第一和第二侧壁间隔物的材料,第一和第二覆盖绝缘层的材料以及第一绝缘层的材料皆不同。

在一些实施例中,第一侧壁间隔物和第二侧壁间隔物由SiOCN制成;第一覆盖绝缘层和第二覆盖绝缘层由SiN制成;以及第一绝缘层由SiO2制成。

在一些实施例中,于凹陷第一和第二侧壁间隔物前执行凹陷第一和第二覆盖绝缘层。

在一些实施例中,于形成第一绝缘层之后及凹陷第和第二覆盖绝缘层之前执行第一和第二侧壁间隔物的凹陷步骤。

在一些实施例中,凹陷的第一和第二覆盖绝缘层的上表面实质上与凹陷的第一和第二侧壁间隔物的上表面齐平。

根据本揭示又另一态样,一种半导体装置包含:第一栅极结构,此第一栅极结构包含第一栅电极,第一覆盖绝缘层设置于第一栅电极上,及第一侧壁间隔物设置于第一栅电极和第一覆盖绝缘层的两个侧面上;以及第一保护层形成于第一覆盖绝缘层和至少一个第一侧壁间隔物上,其中第一保护层包含由AlON,AlN及非晶硅所组成的群组中选择至少一种。

上文概述若干实施例或实例的特征,以使熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解,可轻易使用本揭示作为设计或修改其他制程及结构的基础,以便实施本文所介绍的实施例或实例的相同目的及/或达成相同优势。熟悉此项技术者亦应认识到,此类等效结构并未脱离本揭示的精神及范畴,且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、替代及更改。

再多了解一些
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