本发明涉及半导体器件制备技术领域，特别是涉及一种沟槽栅IGBT器件。
背景技术：
传统的沟槽栅IGBT在开通过程中存在栅极电压过冲的现象，会导致器件的开通损耗(Eon)和电磁干扰(EMI)增大，进而降低了器件的可靠性和使用寿命。
针对这一问题，现有的一种解决方法是，通过采用与多晶沟槽栅分离的浮空深P阱结构，有效地降低了器件在开通过程中空穴电流经过沟槽侧壁造成的瞬态栅极电压过冲，从而减小了器件的开通损耗和电磁干扰。
然而，为保证沟槽栅IGBT元胞的耐压，在这种解决方案中，浮空深P阱必须扩散至足够的深度(通常会比沟槽的深度要深)，为避免横向扩散造成P阱与多晶硅栅极沟槽侧壁接触，结构上必须要保证多晶硅栅与P阱之间有足够的距离，这在很大程度上限制了沟槽栅IGBT元胞的宽度设计自由度，限制了IGBT元胞结构的进一步精细化设计。
技术实现要素：
本发明的目的是提供一种沟槽栅IGBT器件，通过设置假栅将浮空P阱与多晶硅栅分离开，有效地减小了器件在开通过程中栅极电压过冲，从而降低了器件的开通损耗和EMI，获得更好的开关特性和可靠性，同。
为解决上述技术问题，本发明实施例提供了一种沟槽栅IGBT器件，包括从上到下依次设置的发射极层、N型漂移层、N型缓冲层、P+电极层，在所述N型漂移层中设置有与所述发射极层连接的P阱和浮空P阱，所述P阱两侧设置有多晶硅栅，在所述浮空P阱上与所述多晶硅栅层相邻的一侧设置有假栅，所述假栅用于将所述浮空P阱与所述多晶硅栅层分隔开。
其中，所述假栅的深度与所述多晶硅栅的深度相等。
其中，所述假栅的宽度与所述多晶硅栅的宽度相等。
其中，所述假栅与所述多晶硅栅在深度方向平行。
其中，所述多晶硅栅的深度大于等于所述浮空P阱的深度。
其中，所述浮空P阱的两侧设置有相同尺寸的所述假栅。
本发明实施例所提供的沟槽栅IGBT器件，与现有技术相比，具有以下优点：
本发明实施例提供的沟槽栅IGBT器件，包括从上到下依次设置的发射极层、N型漂移层、N型缓冲层、P+电极层，在所述N型漂移层中设置有与所述发射极层连接的P阱和浮空P阱，所述P阱两侧设置有多晶硅栅，在所述浮空P阱上与所述多晶硅栅层相邻的一侧设置有假栅，所述假栅用于将所述浮空P阱与所述多晶硅栅层分隔开。
所述沟槽栅IGBT器件，通过在浮空P阱上与多晶硅栅层相邻的一侧设置假栅，将浮空P阱与多晶硅栅层分隔开，有效地减小了IGBT器件在开通过程中栅极电压过冲，从而降低了器件的开通损耗和EMI，获得更好的开关特性和可靠性。同时，采用假栅将浮空P阱与多晶硅栅分离，可以避免浮空P阱横向扩散造成的对元胞宽度的限制，通过调节假栅与多晶硅栅之间的距离可获得更大的元胞宽度设计自由度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的沟槽栅IGBT器件的一种具体实施方式的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明实施例提供的沟槽栅IGBT器件的一种具体实施方式的结构示意图。
在一种具体实施方式中，所述沟槽栅IGBT器件，包括从上到下依次设置的发射极层10、N型漂移层20、N型缓冲层30、P+电极层40，在所述N型漂移层20中设置有与所述发射极层10连接的P阱14和浮空P阱12，所述P阱14两侧设置有多晶硅栅11，在所述浮空P阱12上与所述多晶硅栅11层相邻的一侧设置有假栅13，所述假栅13用于将所述浮空P阱12与所述多晶硅栅11层分隔开。
所述沟槽栅IGBT器件，通过在浮空P阱12上与多晶硅栅11层相邻的一侧设置假栅13，将浮空P阱12与多晶硅栅11层分隔开，有效地减小了IGBT器件在开通过程中栅极电压过冲，从而降低了器件的开通损耗和EMI，获得更好的开关特性和可靠性。
同时，采用假栅13将浮空P阱12与多晶硅栅11分离，可以避免浮空P阱横向扩散造成的对元胞宽度的限制，通过调节假栅13与多晶硅栅11之间的距离，可获得更大的元胞宽度设计自由度。
这样，设计人员可以设计不同的假栅和多晶硅栅的间距的IGBT器件，满足各种需要。而且可以通过将假栅和多晶硅栅的间距缩小，获得尺寸较小的IGBT元胞，有利于IGBT元胞结构的进一步精细化设计。
需要指出的是，本发明实施例对于假栅的设置方式以及假栅的材质不做具体限定，而且假栅可以与多晶硅栅同时设置，甚至也可以是多晶硅形成的假栅，这样几乎不增加工艺步骤，不增加工艺成本，就可以改善器件的开关特性和可靠性。
为进一步降低工艺的复杂程度，降低工艺成本，在一种具体实施方式中，所述假栅13的深度与所述多晶硅栅11的深度相等，所述假栅13的宽度与所述多晶硅栅11的宽度相等。
需要指出的是，本发明对假栅13与多晶硅栅11之间的间距不做具体限定，假栅13的作用是将浮空P阱12与多晶硅栅11隔开即可，使得浮空P阱12在纵向扩散过程中的横向扩散被假栅13屏蔽。工作人员可以通过控制假栅13与多晶硅栅11之间的间距，设计不同宽度的元胞。
这里的假栅13可以是设置在浮空P阱12的左右侧，也可以是环绕浮空P阱12设置，本发明对此假栅的设置方式以及假栅的制作工艺不作具体限定。
假栅13对多晶硅栅11与浮空P阱12的隔离效果与假栅13的宽度、假栅13与多晶硅栅11之间的间距相关，即与假栅13与多晶硅栅11之间的最小间距相关，为提高隔离效果，所述假栅13与所述多晶硅栅11在深度方向平行。
这样在进行假栅13和多晶硅栅11的制作过程中，一般倾向使用刻蚀效果各向异性很高的干法刻蚀，使得横向的侵蚀较少，刻蚀效果好。
需要指出的是，假栅13与多晶硅栅11一般会同时进行刻蚀，这样刻蚀的方向性好，容易在刻蚀深度方向平行，本发明对所述假栅13与所述多晶硅栅11的刻蚀工艺不做具体限定。
这样假栅13的设置方式完全与多晶硅栅的设置方式相同，只需要改变版图设计即可，不用增加新的工艺流程，有利于降低工艺成本。
为使得假栅13彻底将多晶硅栅11与浮空P阱12隔离，消除浮空P阱12对多晶硅栅11的影响，所述多晶硅栅11的深度大于等于所述浮空P阱12的深度，这样假栅13能够完全将浮空P阱12的侧面遮挡，减小或消除器件在开通过程中的栅极电压过冲，改善器件的开关特性和可靠性。
在一种具体实施方式中，假栅13的深度、多晶硅栅11的深度和所述浮空P阱12的深度相等，这样就使得该沟槽栅IGBT器件的工艺流程中的工艺参数更少，同时假栅13也能够将多晶硅栅11、浮空P阱分隔开，达到减小IGBT器件在开通过程中的栅极电压过冲的问题。
由于在一个沟槽栅IGBT元胞结构中，一般在浮空P阱12的两侧均会设置有沟槽，在沟槽的侧壁上会设置有多晶硅栅11，而且，即使浮空P阱12的其中一侧没有多晶硅栅11，在浮空P阱12的该侧设置假栅也会降低或消除对器件的其它结构的负面影响。
在一种具体实施方式中，所述浮空P阱12的两侧设置有相同尺寸的所述假栅13。
在本发明实施例中的假栅13，可以是设置在浮空P阱12左侧面或右侧面的柱状的假栅，还可以是环绕浮空P阱设置的环状型的假栅，本发明对所述假栅的具体的形状结构不做具体下定，只要能够将浮空P阱和多晶硅栅分隔开，避免浮空P阱横向扩散与多晶硅栅沟槽测得接触即可，这样就能够减小IGBT器件在开通过程中的栅极电压会过冲，从而降低了IGBT器件的开通损耗，提高了器件的有效能量使用效率，使得器件获得更好的开关特性。同时也减小了电磁干扰现象的发生，提高了IGBT器件的抗电磁干扰能力，提高了器件的可靠性。
需要指出的是，在浮空P阱12的两侧设置相同尺寸的假栅13，是为了降低工艺难度，降低工艺成本，同时也能够保证IGT器件内部的电气均匀性，提高器件的可靠性。
在本发明中也可以在浮空P阱12的两侧设置尺寸不同的假栅，因此本发明对所述假栅13的深度、宽度以及与多晶硅栅11之间的间距、假栅13的制作工艺不做具体限定。
综上所述，本发明实施例提供的沟槽栅IGBT器件，通过在浮空P阱上与多晶硅栅层相邻的一侧设置假栅，将浮空P阱与多晶硅栅层分隔开，有效地减小了IGBT器件在开通过程中栅极电压过冲，从而降低了器件的开通损耗和EMI，获得更好的开关特性和可靠性。
以上对本发明所提供的沟槽栅IGBT器件进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。