一种改良的沟槽超势垒整流器件及其制造方法与流程

本发明涉及功率半导体器件，特别涉及一种沟槽超势垒整流器件及其制造方法。

技术背景

现有的功率半导体整流器件按势垒类型分为两种，一种是肖特基势垒整流器件，另一种为集成MOS沟道超势垒整流器件。其中，肖特基势垒整流器件以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，制造成本高，同时由于重金属存在污染，其制造工艺与CMOS标准工艺难以兼容。

超势垒整流器件具有正向导通压降低、开关速度快、关断漏电少以及反向恢复时间短等优点，在正向偏压状态时，集成MOS管在较低正向偏压下开启，形成电流通路；反向偏压状态时，势垒MOS处于截止状态，而集成MOS的PN结快速耗尽承担反偏电压，器件的反向漏电流由PN结决定。

现有技术沟槽超势垒整流器件沟槽侧壁与底部具有相同的栅绝缘层厚度，为了使降低阈值电压，制得的沟槽侧壁的栅绝缘层较薄，因此底部栅绝缘层也较薄，但是底部栅绝缘层薄不利于对反向电压的抗击性能，造成方向漏电流大。

技术实现要素：

本发明的目的是提供一种改良的沟槽超势垒整流器件，增加其反向抗压性能。

本发明的另一目的是提供上述改良的沟槽超势垒整流器件的制造方法。

为实现上述目的，本发明采用如下技术方案：

一种改良的沟槽超势垒整流器件，包括：第一导电类型衬底，所述第一导电类型衬底上表面的第一导电类型外延层，所述第一导电类型外延层上表层中的第一沟槽，填充所述第一沟槽的导电多晶硅，形成于所述第一沟槽与导电多晶硅之间的栅绝缘层，还包括所述第一沟槽之间的第二导电类型注入层，所述第二导电类型注入层上表层中的第二沟槽，填充所述第二沟槽的导电多晶硅，所述第二沟槽之间的第一导电类型注入层，覆盖第一导电类型注入层以及导电多晶硅的金属电极，所述第一沟槽宽度自上向下依次减小，所述第一沟槽底部栅绝缘层厚度大于第一沟槽边缘栅绝缘层厚度。

优选地，所述第一沟槽侧面形状为梯形。

优选地，所述栅绝缘层分为第一栅绝缘层和第二栅绝缘层，所述第二栅绝缘层形成于第一沟槽底部。

优选地，所述第二栅绝缘层介电常数大于第一栅绝缘层。

优选地，所述第一导电类型为N型，所述第二导电类型为P型。

一种改良的沟槽超势垒整流器件的制造方法，包括以下步骤：

(1)提供第一导电类型衬底，并且在所述第一导电类型衬底上生长第一导电类型外延层，在第一导电类型外延层上表层形成第二导电类型注入层；

(2)通过掩膜刻蚀，形成底部在第一导电类型外延层中的第一沟槽，所述第一沟槽宽度自上向下依次减小；

(3)在所述第一沟槽内形成栅绝缘层，底部栅绝缘层厚度大于边缘栅绝缘层厚度；

(4)通过掩膜刻蚀，形成底部在第二导电类型注入层中的第二沟槽；

(5)沉积导电多晶硅，填充第一沟槽以及第二沟槽；

(6)以导电多晶硅为掩膜，在第二导电类型注入层上表层中掺杂形成第一导电类型注入层；

(7)沉积金属电极，覆盖第一导电类型注入层以及导电多晶硅。

优选地，第(3)步具体过程为，首先在沟槽内壁形成第一栅绝缘层；然后通过形成开口小于所述第一沟槽开口的硬质掩膜版，选择性地在第一沟槽底部沉积第二栅绝缘层，所述第二栅绝缘层与第一栅绝缘层共同组成栅绝缘层。

优选地，通过外延生长在沟槽内壁形成第一栅绝缘层。

优选地，通过热氧化法在沟槽内壁形成第一栅绝缘层。

优选地，第(4)步通过离子注入进行掺杂。

相对于现有技术，本发明具有以下有益效果：

本发明改良的沟槽超势垒整流器件第一沟槽底部栅绝缘层厚度大于第一沟槽边缘栅绝缘层厚度，增强底部栅绝缘层对反向电压的抗击能力；并且所述第一沟槽宽度自上向下依次减小，一方面优化了沟槽周围电流分布，减轻电流在沟槽底部的集中，进一步增强器件反向电压抗击能力，另一方面第一沟槽宽度自上向下依次减小使得第一沟槽底部栅绝缘层厚度大于第一沟槽边缘栅绝缘层厚度更容易方便地实现。

本发明改良的沟槽超势垒整流器件的制造方法，在第一导电类型外延层形成后即形成第二导电类型注入层，以第一沟槽以及第二沟槽内的导电多晶硅为掩膜，在第二导电类型注入层上表层中掺杂形成第一导电类型注入层，制造工艺简单，简化工艺流程。

附图说明

图1为本发明实施例结构示意图；

图2-图8为本发明实施例制造过程示意图。

具体实施方式

下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。

如图1所示，本发明实施例改良的沟槽超势垒整流器件，包括，第一导电类型衬底10，所述第一导电类型衬底10上表面的第一导电类型外延层20，所述第一导电类型外延层20上表层中的第一沟槽30，填充所述第一沟槽30的导电多晶硅40，形成于所述第一沟槽30与导电多晶硅40之间的栅绝缘层50，第一沟槽30之间的第二导电类型注入层60，所述第二导电类型注入层60上表层中的第二沟槽70，填充所述第二沟槽70的导电多晶硅40，所述第二沟槽70之间的第一导电类型注入层80，覆盖第一导电类型注入层80以及导电多晶硅40的金属电极90，所述第一沟槽30宽度自上向下依次减小，所述第一沟槽30底部栅绝缘层50厚度大于第一沟槽30边缘栅绝缘层50厚度。

其中，第一导电类型可为N型也可为P型，以下第一导电类型为N型进行介绍，则第二导电类型为P型，第一导电类型衬底10可为重掺杂的N型单晶硅衬底，第一导电类型外延层20为低掺杂浓度的N型外延层，其材料可为硅、碳化硅、砷化镓、磷化铟或锗硅等。所述第一沟槽30宽度自上向下依次减小，其侧面形状为可为梯形，可利用现有斜沟槽工艺形成。所述栅绝缘层50可由两次沉积第一栅绝缘层51和第二栅绝缘层52组成，第一绝缘层51保持器件低阈值开启电压的性能，同时，所述第二栅绝缘层52形成于第一沟槽30底部，增强底部栅绝缘层50的厚度，进而增加对反向电压的抗击能力，所述第二栅绝缘层52介电常数大于第一栅绝缘层51，进一步增加对反向电压的抗击能力。

本发明实施例改良的沟槽超势垒整流器件的制造方法，包括以下步骤：

(1)如图2所示，提供第一导电类型衬底10，并且在所述第一导电类型衬底10上生长第一导电类型外延层20，在第一导电类型外延层20上表层形成第二导电类型注入层60；

具体地，首先，提供一重掺杂的第一导电类型衬底10，如N+单晶硅衬底；然后，在所述第一导电类型衬底10上外延生长第一导电类型外延层20；在第一导电类型外延层20上表层离子注入掺杂，如掺杂P型杂质硼，形成第二导电类型注入层60；

(2)如图3所示，通过掩膜刻蚀，形成底部在第一导电类型外延层20中的第一沟槽30，所述第一沟槽30宽度自上向下依次减小；

具体地，首先在第一导电类型外延层20上沉积一层绝缘介质层，如氧化硅或氮化硅等，然后光刻工艺图形化绝缘介质层，形成第一掩膜1，通过所述第一掩膜1，刻蚀第二导电类型注入层60以及第一导电类型外延层20，形成第一沟槽30。

(3)如图4所示，在所述第一沟槽30内形成栅绝缘层50，底部栅绝缘层50厚度大于边缘栅绝缘层50厚度；

具体地，在沟槽内壁形成第一栅绝缘层51，制作开口小于所述第一沟槽51开口的硬质掩膜版2，通过选择性地在第一沟槽30底部沉积第二栅绝缘层52，所述第二栅绝缘层52与第一栅绝缘层51共同组成栅绝缘层50，其中所述第一栅绝缘层51可通过热氧化第一沟槽30内壁形成，或者通过在第一沟槽30内表面外延生长形成。

此外，第一沟槽30内形成栅绝缘层50并不仅限于上述方法，还可以通过其他方式实现，由于第一沟槽30为斜沟槽，故更容易地实现了选择性地在第一沟槽30底部位置沉积形成第二栅绝缘层52，实现方式也很灵活多样。

(4)如图5所示，通过掩膜刻蚀，形成底部在第二导电类型注入层60中的第二沟槽70；

去除硬质掩膜版2，光刻工艺继续图形化第一掩膜1，然后通过第二次光刻后的第一掩膜1，刻蚀形成底部在第二导电类型注入层60中的第二沟槽70；

(5)如图6所示，沉积导电多晶硅40，填充第一沟槽30以及第二沟槽70；

(6)如图7所示，以导电多晶硅40为掩膜，在第二导电类型注入层60上表层中掺杂形成第一导电类型注入层80；

去除第一掩膜1，以导电多晶硅40为掩膜，在第二导电类型注入层60上表层中离子注入，掺杂形成第一导电类型注入层80；

(7)如图8所示，沉积金属电极90，覆盖第一导电类型注入层80以及导电多晶硅40。

所述金属电极90材料为导电性能较佳的金属，例如铜、铝或金。

本发明实施例改良的沟槽超势垒整流器件的制造方法，在第一导电类型外延层20形成后即形成第二导电类型注入层60，以第一沟槽30以及第二沟槽70内的导电多晶硅40为掩膜，在第二导电类型注入层60上表层中掺杂形成第一导电类型注入层80，制造工艺简单，简化工艺流程。