ESD保护电路及其半导体器件的制作方法

本发明涉及集成电路，更具体地，涉及用于保护集成电路的电磁放电(ESD,electrostatic discharge)保护电路。

背景技术：

当静电源(如，人体)接触到集成电路(IC,integrated circuit)时，可能出现电磁放电(ESD,electrostatic discharge)脉冲。由于该ESD脉冲在很短的时间内，如10-100ns，便可以达到几千伏特，因而可能会使集成电路遭受ESD损坏。

当集成电路耦接在第一节点和第二节点之间时，通常会在该第一节点和第二节点之间耦接ESD保护电路以保护集成电路免遭ESD损坏。传统的栅极接地NMOS(GGNMOS，Grounded Gate NMOS)结构常被选作ESD保护电路。在这样的结构中，NMOS管的漏极耦接至第一节点，而NMOS管的源极和栅极耦接至第二节点，且NMOS管的体区亦耦接至第二节点。当第一节点处出现ESD脉冲时，由NMOS管的漏极、体区和源极所形成的寄生三极管导通并出现反向节击穿(reverse junction breakdown)和二次击穿，即出现回扫(snapback)现象，使得电流从第一节点流向第二节点从而释放静电。滑铁卢(Waterloo)大学博士论文《用于高速混合信号电路的ESD保护电路》(Electrostatic Discharge Protection Circuit for High-Speed Mixed-Signal Circuits)(作者：H.Sarbishaei)中第17至第20页对于该回扫现象有所记载，其内容可供参考。

然而，GGNMOS结构的一个缺点在于，当第二节点处出现噪音时，若该噪音的电压值使得其与第一节点处的电压值的差值高于上述寄生三极管的漏-体结(drain-body junction)的正向导通阈值电压，则该漏-体结将正向偏置并导通。这样，漏极电压，即给集成电路供电的第一节点处的电压将跟随噪音电压，因而可能通过耦接至第二节点的、对噪音敏感的任何电路来对集成电路形成干扰。

因此，需要一种ESD保护电路，其至少能够解决上述GGNMOS结构作为ESD保护电路所带来的问题。

技术实现要素：

依据本发明实施例的一个方面，提出了一种ESD保护电路。ESD保护电路耦接于第一节点和第二节点之间。第一节点具有第一电压，第二节点具有第二电压。ESD保护电路包括放电晶体管和体区夺取电路。放电晶体管包括漏极、栅极、源极和体区，其中，放电晶体管的漏极耦接至第一节点，放电晶体管的源极耦接至第二节点，且放电晶体管的栅极耦接至放电晶体管的体区。体区夺取电路包括第一输入端、第二输入端和输出端，其中，体区夺取电路的第一输入端耦接至第一节点，体区夺取电路的第二输入端耦接至第二节点，体区夺取电路的输出端耦接至放电晶体管的体区，其中，体区夺取电路在输出端输出第一电压和第二电压中电压值较小的。

依据本发明实施例的又一个方面，提出了一种用于保护集成电路免受ESD损坏的半导体器件。集成电路耦接于第一节点和第二节点之间。半导体器件包括半导体层、第一阱、第二阱、第三阱和第四阱以及第一栅极、第二栅极和第三栅极。半导体层具有第一导电类型且具有上表面。第一阱、第二阱、第三阱和第四阱，均具有与第一导电类型相反的第二导电类型，其中，第一阱、第二阱、第三阱和第四阱均位于半导体层中且与半导体层的上表面相接触，且其中，第一阱、第二阱、第三阱和第四阱关于半导体层横向地按顺序排列。第一栅极、第二栅极和第三栅极，位于半导体层的上表面上，且与半导体层绝缘，其中，第一栅极横跨第一阱和第二阱的部分区域上方，第二栅极横跨第二阱和第三阱的部分区域上方，第三栅极横跨第三阱和第四阱的部分区域上方。第二阱和第三栅极耦接至第一节点，第二栅极、第一阱和第四阱耦接至第二节点，且第一栅极和第三阱电耦接至半导体层。

利用本发明实施例提出的ESD保护电路，不仅能够对集成电路提供ESD保护，还能防止噪音被带入集成电路中。

附图说明

图1示出依据本发明一实施例的ESD保护电路10。

图2示出图1中NMOS晶体管NM1的半导体器件20以说明ESD保护电路10的工作原理。

图3示出流过放电晶体管NM1的电流I_DIS关于电压Va和Vb的差值(Va-Vb)的关系。

图4示出依据本发明一实施例的用于图1所示ESD保护电路10的体区夺取电路40。

图5示出依据本发明一实施例的包括图4所示体区夺取电路40的图1中的ESD保护电路10的半导体器件50。

图6示出依据本发明一实施例的包括图4所示体区夺取电路40的图1中的ESD保护电路10的半导体器件60。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

图1示出依据本发明一实施例的ESD保护电路10。如图1所示，ESD保护电路10耦接于节点A和B之间，以用于保护同样耦接于节点A和B之间的集成电路(未示出)免受ESD损坏。为了便于描述，在本文中，节点A和B处的电压分别标示为电压Va和电压Vb。在图1所示实施例中，节点A示例性地包括用于向集成电路提供输入电压的输入焊盘(input pad)，而节点B示例性地包括接地焊盘(ground pad)。然而，应当理解，在其它实施例中，节点A和B可以是任何合适类型焊盘的组合，例如用于从集成电路接收输入信号或向集成电路提供输出信号的I/O焊盘(I/O pad)、用于向集成电路内部元器件供电的供电焊盘(supply pad)，接地焊盘等等，只要该两个焊盘之间可能出现ESD事件或该两个焊盘之间的噪音耦合不可忽略。例如，对于包括N型晶体管的ESD保护电路，节点A和B可以分别为I/O焊盘和接地焊盘；对于包括P型晶体管的ESD保护电路，节点A和B可以分别为I/O焊盘和供电焊盘；对于包括N型或P型晶体管的ESD保护电路，节点A和B可以分别为供电焊盘和接地焊盘。

继续参考图1，ESD保护电路10示例性地包括放电晶体管NM1和体区夺取(body snatching)电路BS。在图1所示的实施例中，放电晶体管NM1包括N型金属氧化物半导体(NMOS)晶体管。放电晶体管NM1具有第一端、第二端、栅极G和体区BK，其中，放电晶体管NM1的第一端耦接至节点A，放电晶体管NM1的第二端耦接至节点B，放电晶体管NM1的栅极G耦接至体区BK。而且，在图1所示实施例中，放电晶体管NM1的第一端包括漏极D，放电晶体管NM1的第二端包括源极。本领域普通技术人员应当理解，在其它实施例中，晶体管可以为任何其它合适的晶体管类型，只要这种晶体管具有至少三个端子、且栅极耦接至另外两个端子中的一个且能够形成关断状态。本领域普通技术人员还应当理解，在其它实施例中，晶体管也可以采用P型管。例如，NPN型三极管或PNP型三极管，或PMOS晶体管等等也适用于本发明。

在本发明中，术语“耦接”可以指中间不存在任何其它元器件的“直接连接”，也可以指“间接连接”，例如，通过电阻“间接连接”。术语“耦接”还可以指表示相关元器件处于同一电平的“电气连接”，例如，在对图5和图6中所示半导体器件进行相关描述时所说的“耦接”。

体区夺取电路BS示例性地具有第一输入端、第二输入端和输出端，其中，体区夺取电路BS的第一输入端耦接至节点A以接收电压Va，体区夺取电路BS的第二输入端耦接至节点B以接收电压Vb，体区夺取电路BS的输出端耦接至放电晶体管NM1的体区BK。基于电压Va和Vb，体区夺取电压BS在输出端提供体区偏置电压Vbk。具体地，体区夺取电压BS输出电压Va和Vb中具有较小电压值的那个。换句话说，当电压Va小于电压Vb时，体区夺取电压BS输出电压Va；而当电压Vb小于电压Va时，体区夺取电压BS输出电压Vb。

图2示出图1中NMOS晶体管NM1的半导体器件20以说明ESD保护电路10的工作原理。如图2所示，在P型体区BK内，两个高掺杂N阱分别作为耦接电压Va的漏极D和耦接电压Vb的源极S。如图2所示，NMOS晶体管NM1的体区BK和栅极G均耦接体区偏置电压Vbk。继续参照图2，在NMOS晶体管NM1的内部，NMOS晶体管NM1的漏极D、体区BK和源极S形成寄生三极管。更具体地，NMOS晶体管NM1的的体区BK作为寄生三极管的基极，而NMOS晶体管NM1的体区BK和漏极D之间形成漏-体结(drain-body junction)，NMOS晶体管NM1的体区BK和源极S之间形成源-体结(source-body junction)。

图3示出流过放电晶体管NM1的电流I_DIS关于电压Va和Vb的差值(Va-Vb)的关系。接下来，参考图1至图3，将对ESD保护电路10的工作原理进行详细描述。应当注意，接下来的描述是基于节点A为输入焊盘而节点B为接地焊盘的假设作出的，然而，这样的工作原理也同样适用于包括其它焊盘形式的ESD保护电路10。

在正常工作时，节点A处的电压Va为提供给集成电路的输入电压，如5V，而节点B处的电压Vb为参考地电压，通常为0V。在这样的条件下，体区夺取电路BS输出电压Vb作为体区偏置电压Vbk以提供给放电晶体管NM1的体区BK。这样，漏极D和体区BK之间的电压差值(5V)高于0V但小于漏-体结击穿电压BVdss(例如，对于5V工作电压的NMOS晶体管来说，其漏-体结击穿电压为10V)，即0<(Va-Vb)<BVdss。因此，漏-体结反向偏置且处于关断状态。结果，ESD保护电路10中不会流过电流。即，如图3的第I区间所示，流过放电晶体管NM1的电流I_DIS为0A。结果，ESD保护电路保护的集成电路在输入电压下正常工作。

在出现ESD事件时，节点A处的电压Va快速上升至较高的值，例如，对于5V工作电压的NMOS晶体管来说，节点A处的电压Va上升至12V，而节点B处的电压Vb保持在0V的参考地电压。在这样的条件下，体区夺取电压BS输出电压Vb以提供给放电晶体管NM1的体区BK。这样，漏极D和体区BK之间的电压差值(12V)高于10V的漏-体结击穿电压BVdss，即BVdss<(Va-Vb)。因此，漏-体结相继发生第一击穿和第二击穿，即出现图3第II区间所示的回扫现象(snapback behavior)。此时，电流从漏极D流向体区BK，导致寄生三极管的基极电压升高，从而使得体-源结(body-source junction)导通，产生体-源结电流。如图3的第II区间所示，电流I_DIS从节点A经放电晶体管NM1流向节点B，以释放ESD能量。这样，便向集成电路提供了ESD保护，使集成电路免受ESD损坏。

例如，对于具有5V工作电压和10V击穿电压BVdss的NMOS晶体管来说，当具有10V电压值的噪声出现在节点B时，便使得节点B处的电压Vb高于节点A处的5V的输入电压Va，因而，体区夺取电路BS输出电压Va作为体区偏置电压Vbk以提供至NMOS晶体管NM1的体区BK。因此，一方面，由于源极S处的电压Vb高于体区BK处的电压Va，源-体结反向偏置。而另一方面，由于漏极D和体区BK具有相同的电压值Va，漏-体结未偏置。

如图3中第III区间所示，当电压差(Vb-Va)小于源-体结的击穿电压BVdss时，源-体结处于关断状态。结果，没有电流流经放电晶体管NM1的寄生三极管。即，如图3第III区间所示，流过ESD保护电路10的电流I_DIS为0A。这样，节点B与节点A隔离，节点A处的电压Va仍保持为输入电压而不受节点B处的噪音干扰。结果，输入电压能够正常地提供至集成电路。

如图3第IV区间所示，当节点B处出现ESD事件，造成电压差(Vb-Va)超过源-体结的击穿电压BVdss时，即，当加在源极S和体区BK上的电压之差高于源-体结的击穿电压BVdss时，源-体结发生雪崩击穿。此时，源极电流急剧增大，所产生的空穴向体区BK漂移，使得寄生三极管的基极电压增大，从而使得寄生三极管的基-漏结更加正向偏置。当基-漏结电压达到漏-体结的正向导通阈值电压，如0.7V时，基-漏结导通，相应地，寄生三极管导通。从ESD保护电路10的角度观察，电流I_DIS流过ESD保护电路10。由于三极管的作用，晶体管中将产生更大的电流，为保持住源极电流，源极电压会下降至更低的电压水平，因而，如图3第IV区间所示，会观测到回扫现象。由于寄生三极管导通，节点B处的电压Vb增大会使得流经放电晶体管NM1的电流增加，这有利于阻止电压Vb的增加从而阻止的电压Va的增加。这样，通过放电晶体管NM1的放电晶体管NM1的回扫行为，ESD保护电路10能够吸收施加在节点B上的Vb>Va的能量，从而保护集成电路免遭ESD损坏。

由上述分析可见，由于放电晶体管NM1的结构对称，通过将放电晶体管NM1的体区BK耦接电压Va和Vb中的较小值，ESD保护电路10会像图3所示那样双向工作。由于存在这样的双向工作，本发明提出的ESD保护电路不仅能够如传统ESD保护电路那样向集成电路提供ESD保护，还能够阻止耦接至节点B的噪音进入电路(普遍地，尤其是在大电流、快速开关的应用场合中，节点B处存在噪音)。这样，集成电路可以免受噪声干扰。

应当理解，在上述实施例中，为了简洁之目的，放电晶体管NM1的耦接至节点A的第一端示例性地包括漏极D而放电晶体管NM1的耦接至节点B的第二端示例性地包括源极S。然而，由于NMOS晶体管和ESD保护电路10具有对称结构，放电晶体管NM1的第一端和第二端都可以用来提供或收集电荷载流子，因而放电晶体管NM1的漏极D和源极S可以互换。

图4示出依据本发明一实施例的用于图1所示ESD保护电路10的体区夺取电路40。体区夺取电路40示例性地包括耦接至节点A的第一输入端、耦接至节点B的第二输入端以及用来提供体区偏置电压Vbk的输出端。

如图4所示，体区夺取电路40示例性地包括NMOS晶体管NM2和NM3。NMOS晶体管NM2包括第一端(如漏极)、第二端(如源极)、第三端(如栅极)和第四端(如体区)。其中，NMOS晶体管NM2的第一端和第三端分别耦接至体区夺取电路40的第二输入端和第一输入端以分别接收电压Vb和Va。NMOS晶体管NM3包括第一端(如漏极)、第二端(如源极)、第三端(如栅极)和第四端(如体区)。其中，NMOS晶体管NM3的第一端和第三端分别耦接至体区夺取电路40的第一输入端和第二输入端以分别接收电压Va和Vb。NMOS晶体管NM2和NM3和第二端和第四端耦接在一起且作为体区夺取电路40的输出端以提供体区偏置电压Vbk。

应当理解，上述实施例中的MOSFET NM2和NM3只是示例性的，不应用来限制本发明，在其它实施例中，MOSFET NM2和NM3也可以由其它合适的元器件代替，如BJT、IGBT等等。在另外的实施例中，N型MOSFET也可以由P型MOSFET代替。

当电压Vb大于电压Va时，例如，当Vb＝10V且Va＝5V时，由于NMOS晶体管NM3的栅-源电压高于NMOS晶体管NM3的导通阈值电压，NMOS晶体管NM3导通；而NMOS晶体管NM2的栅-源电压低于NMOS晶体管NM2的导通阈值电压，NMOS晶体管NM2关断。结果，电压Va被提供来作为体区偏置电压Vbk。换句话说，体区偏置电压Vbk等于电压Va。相反，当电压Vb小于电压Va时，例如，当Vb＝0V且Va＝5V时，由于NMOS晶体管NM2的栅-源电压高于NMOS晶体管NM2的导通阈值电压，NMOS晶体管NM2导通；而NMOS晶体管NM3的栅-源电压低于NMOS晶体管NM3的导通阈值电压，NMOS晶体管NM3关断。结果，体区偏置电压Vbk等于电压Vb。从上述分析可见，体区夺取电路40输出电压Va和Vb中电压值较小的那个。

图5示出依据本发明一实施例的包括图4所示体区夺取电路40的图1中的ESD保护电路10的半导体器件50。如图5所示，半导体器件50包括具有上表面且用作放电晶体管NM1和NMOS晶体管NM2和NM3的体区的P型阱PW(在本发明中也称作半导体层)。在P型阱PW内制作有用作放电晶体管NM1的源极S的第一高掺杂N型阱51以及用作放电晶体管NM1和体区夺取电路40中NMOS晶体管NM3漏极的第二高掺杂N型阱52。在P型阱PW内还制作有用作体区夺取电路40中NMOS晶体管NM2和NM3源极的第三高掺杂N型阱54以及用作体区夺取电路40中晶体管NM2的漏极的第四高掺杂N型阱56。N阱51、52、54和56与P阱PW的上表面相接触且彼此之间由P阱PW隔离开。栅极53、55和57形成于P阱PW之上且与P阱PW之间绝缘地隔离开。栅极53横跨在第一N阱51和第二N阱52的部分区域上方且用作放电晶体管NM1的栅极。栅极55横跨在第二N阱52和第三N阱54的部分区域上方且用作NMOS晶体管NM3的栅极。栅极57横跨在第三N阱54和第四N阱56的部分区域上方且用作NMOS晶体管NM2的栅极。可选地，高掺杂P型阱58可形成于P型阱PW中，作为接触区以将P阱PW耦合至偏置电压。

参照图5，第一N阱51、第四N阱56和栅极55均耦接到节点B以接收电压Vb。第二N阱52和栅极57耦接至节点A以接收电压Va。另外，第三N阱54和栅极53均通过接触区58电耦接至P阱PW。

继续参照图5，半导体器件50还包括在其中用来制作ESD保护电路10和其它IC器件的P型衬底PSUB。另外，半导体器件50还在P阱PW周围制作有N型埋层NBL，该N型埋层NBL位于P阱PW和衬底PSUB之间以将衬底PSUB和P阱PW隔离开来，从而将ESD保护电路10和其它IC器件隔离开。本领域普通技术人员应当理解，在其它实施例中，N型深阱、SOI(Silicon-On-Insulator)结构或其它隔离结构也可取代N型埋层NBL用来将P阱PW和衬底PSUB隔离开来。

继续参照图5，在所示实施例中，埋层NBL和衬底PSUB分别通过接触区59和510耦接至电压Vb以将P阱PW和衬底PSUB隔离开，以防止由于P阱PW浮置而可能耦接至电压Va或Vb，从而使得P阱PW、埋层NBL和衬底PSUB形成的寄生三极管导通，进而使P阱PW和衬底PSUB电耦接在一起。当然，本领域普通技术人员应当理解，也可以由其它的结构来提供所需的隔离。

图6示出依据本发明一实施例的包括图4所示体区夺取电路40的图1中的ESD保护电路10的半导体器件60。图6所示的半导体器件60具有和半导体器件50类似的结构，因此，对于其相同部分，此处不再描述，而仅对其不同之处详加说明。图6所示的第一N阱51、第二N阱52和栅极53分别包括至少一个N型子阱61-n，至少一个N型子阱62-n和至少一个子栅极63-(2n-1)，其中n为正整数。至少一个N型子阱61-n，至少一个N型子阱62-n和至少一个子栅极63-(2n-1)分别作为ESD保护电路10中放电晶体管NM1的源极、漏极和栅极。如图6所示，至少一个N型子阱61-n和至少一个N型子阱62-n在P阱PW中交叉排列，且至少一个子栅极63-(2n-1)中的每一个均形成于P阱PW之上且与P阱PW绝缘地隔离开，且横跨在至少一个N型子阱61-n的部分区域和至少一个N型子阱62-n的部分区域之上。如图6所示，N型子阱61-n耦接至节点B以接收电压Vb，N型子阱62-n耦接至节点A以接收电压Va，子栅63-(2n-1)电耦接至P阱PW。这样的交指结构可以提高放电晶体管NM1的宽度，从而提高放电晶体管NM1的载流能力。在其它实施例中，为了功能需求，ESD保护电路10中的任何晶体管都可以采用多指结构。

虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。