半导体结构及其制造方法与流程

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半导体结构及其制造方法与流程

本发明的实施例涉及半导体结构及其制造方法。



背景技术:

双栅极金属氧化物半导体场效应晶体管(MOSFET)是将两个栅极结合到一个器件中的MOSFET。由于它们的包括从衬底延伸的薄“鳍”的结构,这些器件也称为鳍式场效应晶体管(FinFET)。可以使用MOSFET技术制造硅基FinFET。在具有位于其上面的绝缘层的衬底上制造FinFET,其中,薄“鳍”从衬底延伸,例如,蚀刻至衬底的硅层。在该垂直鳍中形成场效应晶体管(FET)的沟道。在鳍上方提供栅极(例如,包裹)。双栅极的益处在于,在沟道的两侧上存在栅极允许从沟道的两侧的栅极控制。FinFET的另一优势包括减小短沟道效应和更高的电流。其他FinFET构造可以包括三个或更多有效栅极。



技术实现要素:

本发明的实施例提供了一种半导体结构,包括:第一鳍;第二鳍;第一栅极,存在于所述第一鳍上;第二栅极,存在于所述第二鳍上;至少一个间隔件,存在于所述第一栅极和所述第二栅极的至少一个的至少一个侧壁上;以及绝缘结构,存在于所述第一鳍和所述第二鳍之间,其中,所述间隔件不存在于所述绝缘结构与所述第一栅极和所述第二栅极的所述至少一个之间。

本发明的另一实施例提供了一种半导体结构,包括:至少一个鳍;至少一个栅极,存在于所述鳍上;至少一个隔离结构,邻近所述鳍存在;绝缘结构,存在于所述隔离结构上;以及至少一个绝缘层,存在于所述绝缘结构和所述隔离结构之间,其中,所述绝缘层和所述绝缘结构由不同的材料制成。

本发明的又一实施例提供了一种用于制造半导体结构的方法,所述方法包括:形成掩模层以覆盖第一鳍和第二鳍;图案化所述掩模层以在所述第一鳍和所述第二鳍之间形成间隙;在所述间隙中形成绝缘结构;在所述绝缘结构的相对两侧处形成第一栅极和第二栅极,其中,所述第一栅极和所述第二栅极分别至少部分地存在于所述第一鳍和所述第二鳍上。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1至图12是根据本发明的一些实施例的用于制造半导体结构的方法在各个阶段处的立体图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),而本文使用的空间相对描述符可以同样地作相应的解释。

除非上下文另有清楚的指示,单数形式“一”、“一个”和“这一”也旨在包括复数形式。还应该理解,当用于该说明书中时,术语“包括”和/或“包含”、或“具有”和/或含有“”、或“有”和/或“具有”指代部件、区域、整数、步骤、操作、元件和/或组件的存在,但不排除一个或多个其他部件、区域、整数、步骤、操作、元件、组件和/或它们的组的存在或添加。

应该理解,当元件称为位于另一元件“上”时,其可以直接位于该另一元件上,或在它们之间可以存在其他元件或中间元件。相反,当元件称为直接位于另一元件“上”时,不存在中间元件。如本文中使用的,术语“和/或”包括一个或多个相关列举的项的任何和所有组合。

除非另有限定,本文中使用的所有术语(包括技术和科学术语)具有与本领域技术人员通常理解的相同的含义。还应该理解,诸如常用词典中定义的那些的术语应该解释为具有与它们在相关领域和本发明的上下文中的含义一致的含义,并且不应解释为理想的或过度的形式意义,除非本文中明确地如此定义。

图1至图12是根据本发明的一些实施例的用于制造半导体结构100的方法在各个阶段处的立体图。

参照图1。提供衬底110。衬底110包括第一鳍112和第二鳍114。在一些实施例中,第一鳍112和第二鳍114包括硅。应该注意,图1中的第一鳍112和第二鳍114的数量是示例性的并且不应限制本发明的各个实施例。本领域普通技术人员可以根据实际情况选择第一鳍112和第二鳍114的合适的数量。

在一些实施例中,衬底110可以由半导体材料制成并且可以在其中包括例如梯度层或掩埋氧化物。在一些实施例中,衬底110包括可能未掺杂或掺杂(例如,p型、n型或它们的组合)的块状硅。可以使用适合于半导体器件形成的其他材料。例如,锗、石英、蓝宝石和玻璃可以可选地用于衬底110。可选地,硅衬底110可以是绝缘体上半导体(SOI)衬底的有源层或诸如形成在块状硅层上的硅锗层的多层结构。

例如,可以通过使用光刻技术图案化和蚀刻衬底110来形成第一鳍112和第二鳍114。在一些实施例中,在衬底110上方形成光刻胶材料层(未示出)。光刻胶材料层根据图案(第一鳍112和第二鳍114)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,实施蚀刻工艺以形成第一鳍112和第二鳍114。应该注意,也可以在蚀刻工艺中使用诸如氧化物或氮化硅掩模的其他掩模。

在一些其他实施例中,可以外延生长第一鳍112和第二鳍114。例如,可以在外延工艺中使用下面的材料的暴露部分(诸如衬底110的暴露部分)以形成第一鳍112和第二鳍114。掩模可以用于在外延生长工艺期间控制第一鳍112和第二鳍114的形状。

衬底110还包括隔离结构116。隔离结构116用作第一鳍112和第二鳍114之间的浅沟槽隔离(STI)结构,可以通过用可流动介电材料填充第一鳍112和第二鳍114之间的沟槽、固化可流动介电材料以及然后使固化的介电材料凹进来形成隔离结构116。在又一些其他实施例中,隔离结构116是SOI晶圆的绝缘层。

在图2中,在第一鳍112、第二鳍114和隔离结构116上方形成绝缘层120。在一些实施例中,可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺或它们的组合形成绝缘层120。此外,在一些实施例中,绝缘层120和隔离结构116由不同的材料制成。

然后,在衬底110上方形成掩模层210以覆盖绝缘层120。在一些实施例中,掩模层210包括诸如多晶硅等的半导体材料。例如,掩模层210可以沉积为掺杂的或未掺杂的。例如,在一些实施例中,掩模层210包括通过低压化学汽相沉积(LPCVD)沉积的未掺杂的多晶硅。例如,也可以通过原位掺杂的多晶硅的熔炉沉积来沉积多晶硅。可选地,掩模层210可以包括其他合适的材料。

在图3中,例如,通过使用光刻技术碳化和蚀刻掩模层210而在第一鳍112和第二鳍114之间形成间隙212。在一些实施例中,光刻胶材料层(未示出)形成在掩模层210上方。光刻胶材料层根据图案(间隙212)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,实施蚀刻工艺以形成间隙212。

本发明的实施例不限于此。在一些实施例中,可以使用三层显微光刻工艺。具体地,掩模层210可以由SiCxHyOz材料制成,并且掩模层210可以通过旋涂形成。在第一鳍112和第二鳍114之间形成间隙212之前,在掩模层210上方形成光刻胶材料层(未示出)。然后,光刻胶材料层根据图案(间隙212)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,可以通过深紫外或通过氟基RIE(反应离子蚀刻)蚀刻掩模层210以形成间隙212。

在一些其他实施例中,掩模层210可以由CxHyOz材料制成。在第一鳍112和第二鳍114之间形成间隙212之前,在掩模层210上方形成中间层(未示出),并且然后在中间层上方形成光刻胶材料层(未示出),其中,中间层可以由SiCxHyOz材料制成并且可以通过旋涂形成。然后,光刻胶材料层根据图案(间隙212)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,可以通过深紫外或通过氟基RIE蚀刻中间层,并且然后通过照射和显影将中间层的图案可以转印至掩模层210以形成间隙212。

简单地说,在一些实施例中,掩模层210可以由光刻胶材料制成,但是用于限定间隙212的掩模层210和光刻胶材料层可以由不同的材料制成。

然后,在间隙212中形成绝缘结构130。绝缘结构130存在于绝缘层120上并且存在于第一鳍112和第二鳍114之间。例如,绝缘结构130可以包括二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、氧化铝(Al2O3)、氧化铜(CuxOy x=1或2;y=1、2或3)或MxOy(M=Ni、Zn、LaMn或La2Cu;x=1or 2;y=1、2或3)。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺或它们的组合形成绝缘结构130。此外,在一些实施例中,绝缘层120和隔离结构116由不同的材料制成。

参照图3和图4。通过蚀刻去除掩模层210,并且也通过蚀刻去除绝缘层120,而留下位于隔离结构116和绝缘结构130之间的部分绝缘层120。换句话说,绝缘层120存在于隔离结构116和绝缘结构130之间。位于隔离结构116和绝缘结构130之间的绝缘层120可以释放应力和/或防止电子隧穿。绝缘结构130的厚度和绝缘层120的厚度的比率基本上大于约10。具体地,绝缘结构130的厚度在从约10nm至约150nm的范围内,并且绝缘结构130的宽度在从约15nm至约30nm的范围内。

具体地,当掩模层210可以由SiCxHyOz材料制成时,可以通过深紫外或通过氟基RIE蚀刻掩模层210。当掩模层由CxHyOz材料制成时,可以通过照射和显影蚀刻掩模层。

在图5中,在衬底110上形成伪栅极层220。具体地,沉积和然后平坦化伪栅极层220,从而使得绝缘结构130的高度和伪栅极层220的高度基本上相同。例如,伪栅极层220可以包括多晶硅、非晶硅等。通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、其他合适的工艺或它们的组合实施伪栅极层220的沉积。通过化学机械抛光实施伪栅极层220的平坦化。

然后,在伪栅极层220和绝缘结构130上形成停止层230。例如,停止层230可以包括氮化硅、氮化钛等。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺或它们的组合形成停止层230。

然后,在停止层230上形成硬掩模层240。例如,硬掩模层240可以包括二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、氧化铝(Al2O3)、氧化铜(CuxOy x=1或2;y=1、2或3)或MxOy(M=Ni、Zn、LaMn或La2Cu;x=1or 2;y=1、2或3)。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、其他合适的工艺或它们的组合形成硬掩模层240。

然后,在硬掩模层240上形成底层250。例如,底层250可以包括CxHyOz材料。然后,如图5和图6所示,三层显微光刻工艺在此可以用于形成第一伪栅极222和第二伪栅极224。

具体地,在底层250上方沉积中间层,并且在中间层上方形成光刻胶材料层(未示出),其中,中间层可以由SiCxHyOz材料制成并且可以通过旋涂形成。然后,光刻胶材料层根据图案(第一伪栅极222和第二伪栅极224)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,可以通过深紫外或通过氟基RIE蚀刻中间层,并且然后将中间层的图案转印至底层250。随后,图案化和蚀刻伪栅极层220、停止层230和硬掩模层240以在绝缘结构130的相对两侧处形成第一伪栅极222和第二伪栅极224,其中,第一伪栅极222和第二伪栅极224分别至少部分地存在于第一鳍112和第二鳍114上。在形成第一伪栅极222和第二伪栅极224之后,通过蚀刻去除底层250。

在一些其他实施例中,例如,底层250可以包括多晶硅、非晶硅等。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺或它们的组合形成底层250。然后,在此可以使用简单的显微光刻工艺,而不使用三层显微光刻工艺。具体地,在底层250上方形成光刻胶材料层(未示出)。光刻胶材料层根据图案(第一伪栅极222和第二伪栅极224)被照射(或曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。然后,实施蚀刻工艺以形成第一伪栅极222和第二伪栅极224。在形成第一伪栅极222和第二伪栅极224之后,通过蚀刻去除底层250。在使用简单的显微光刻工艺的又一些其他实施例中,可以不形成底层250。

参照图7。间隔件140形成在第一伪栅极222和第二伪栅极224的侧壁上和绝缘结构130的侧壁上。在一些实施例中,至少一个间隔件140包括一个或多个层,包括氮化硅、氮氧化硅、氧化硅或其他介电材料。可用的形成方法包括等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)和其他沉积方法。

参照图8。部分地去除(或部分地凹进)由间隔件140、第一伪栅极222和第二伪栅极224暴露的第一鳍112和第二鳍114的部分以在第一鳍112和第二鳍114中形成凹槽R。在一些实施例中,凹槽R的侧壁基本上垂直且彼此平行。在一些其他实施例中,凹槽R形成为具有非垂直的平行轮廓。

至少一个第一鳍112包括至少一个沟道部分112c和至少一个凹进部分112r。第一伪栅极222和间隔件140覆盖沟道部分112c,并且凹槽R形成在凹进部分112r上。至少一个第二鳍114包括至少一个沟道部分114c和至少一个凹进部分114r。第二伪栅极224和间隔件140覆盖沟道部分114c,并且凹槽R形成在凹进部分114r上。

凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。凹进工艺也可以包括选择性湿蚀刻工艺或选择性干蚀刻工艺。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。干和湿蚀刻工艺具有可以调节的蚀刻参数,诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、射频(RF)偏压、RF偏置功率、蚀刻剂流速和其他合适的参数。在一些其他实施例中,湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。在又一些其他实施例中,干蚀刻工艺可以包括使用氯基化学物的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制各向异性地实施干蚀刻。

参照图9。分别在凹槽R(见图8)中和第一鳍112的凹进部分112r上形成多个外延结构112a,并且分别在凹槽R中和第二鳍114的凹进部分114r上形成多个外延结构114a。外延结构112a和114a从凹槽R突出。在一些实施例中,外延结构112a和114a的晶格常数与第一鳍112和第二鳍114的沟道部分112c和114c(见图8)的晶格常数不同,并且因此沟道部分112c和114c被应变或受到应力以增强半导体器件的载流子迁移率和器件性能。可以使用周期沉积和蚀刻(CDE)工艺形成外延结构112a和114a。CDE工艺包括外延沉积/部分蚀刻工艺并且重复外延沉积/部分蚀刻工艺至少一次。

在一些实施例中,产生的金属氧化物半导体(MOS)器件是nMOS器件,外延结构112a和114a可以是n型外延结构。在一些实施例中,产生的MOS器件是pMOS器件,外延结构112a和114a可以是p型外延结构。n型外延结构可以由SiP、SiC、SiPC、Si、III-V化合物半导体材料或它们的组合制成,并且p型外延结构可以由SiGe、SiGeC、Ge、Si、III-V化合物半导体材料或它们的组合制成。在n型外延结构的形成期间,可以随着外延的进行而掺杂诸如磷或砷的n型杂质。例如,当n型外延结构包括SiC或Si时,掺杂n型杂质。此外,在p型外延结构的形成期间,可以随着外延的进行而掺杂诸如硼或BF2的p型杂质。例如,当p型外延结构包括SiGe时,掺杂p型杂质。外延工艺包括CVD沉积技术(例如,汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气体前体和/或液体前体,气体前体和/或液体前体与第一鳍112和第二鳍114(例如,硅)的组分相互作用。因此,可以获得应变的沟道以增加载流子迁移率并且增强器件性能。可以原位掺杂外延结构112a和114a。如果未原位掺杂外延结构112a和114a,则实施第二注入工艺(即,结注入工艺)以掺杂外延结构112a和114a。可以实施一个或多个退火工艺以激活外延结构112a和114a。退火工艺包括快速热退火(RTA)和/或激光退火工艺。在一些实施例中,可以形成覆盖外延结构112a和114a的硅帽112p和114p。硅帽112p和114p可以由未掺杂的多晶硅或未掺杂的非晶硅制成。可以通过ALD、CVD、等离子体增强化学汽相沉积(PECVD)、高密度化学汽相沉积(HDCVD)、PVD等形成硅帽112p和114p。

因此,形成具有新形式的第一鳍112,第一鳍112包括沟道部分112c(见图7)、凹进部分112r和外延结构112a,形成具有新形式的第二鳍114,第二鳍114包括沟道部分114c(见图7)、凹进部分114r和外延结构114a。

如图10所示,层间电介质(ILD)150形成在衬底110上方并且覆盖第一伪栅极222、第二伪栅极224和绝缘结构130。ILD150可以包括例如使用可流动化学汽相沉积(FCVD)形成的可流动介电材料。ILD150也可以是使用旋涂形成的旋涂玻璃。例如,ILD150可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物、TiN、SiOC或其他低k非多孔介电材料。

参照图10和图11,通过例如化学机械抛光(CMP)实施平坦化步骤。实施CMP以去除ILD150的过量部分、剩余的硬掩模层240、剩余的停止层230和间隔件140的过量部分,其中,ILD150和间隔件140的过量部分位于第一伪栅极222、第二伪栅极224和绝缘结构130的顶面上方。换句话说,CMP在第一伪栅极222、第二伪栅极224和绝缘结构130的顶面上停止。

然后,去除第一伪栅极222和第二伪栅极224。由于第一伪栅极222和第二伪栅极224的去除,形成开口O。在第一伪栅极222和第二伪栅极224的去除之后,通过间隔件140暴露绝缘结构130的侧壁的部分。

参照图11和图12。在开口O中形成第一栅极160和第二栅极170,从而使得第一栅极160存在于第一鳍112上,并且第二栅极170存在于第二鳍114上。换句话说,分别用第一栅极160和第二栅极170替换第一伪栅极222(见图10)和第二伪栅极224(见图10)。然后,在绝缘结构130的相对两侧处设置第一栅极160和第二栅极170,并且间隔件140存在于第一栅极160和第二栅极170的侧壁上。此外,间隔件140基本上不存在于绝缘结构130和第一栅极160之间以及绝缘结构130和第二栅极170之间。换句话说,面向绝缘结构130的第一栅极160和第二栅极170的端面未由间隔件140覆盖,并且绝缘结构130与第一栅极160和第二栅极170接触。

具体地,在一些实施例中,在开口O中依次形成栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属。然后,实施平坦化步骤(例如,化学机械抛光(CMP))以去除栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的过量部分,其中,过量部分位于ILD150上方。因此,栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的剩余部分形成第一栅极160和第二栅极170。换句话说,第一栅极160和第二栅极170的至少一个可以包括栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属。

在一些实施例中,栅极介电层包括界面层(IL,栅极介电层的下部),界面层为介电层。在一些实施例中,IL包括可以通过衬底110的热氧化、化学氧化或沉积步骤形成的诸如氧化硅层的氧化物层。栅极介电层也可以包括高k介电层(栅极介电层的上部),高k介电层包括诸如氧化铪、氧化镧、氧化铝或它们的组合的高k介电材料。高k介电层的介电常数(k值)高于约3.9,并且可以高于约7,并且有时高达约21或更高。高k介电层位于IL上面并且可以接触IL。

在一些实施例中,扩散阻挡层包括TiN、TaN或它们的组合。例如,扩散阻挡层可以包括TiN层(扩散阻挡层的下部)和位于TiN层上方的TaN层(扩散阻挡层的上部)。

当第一栅极160或第二栅极170形成n型金属氧化物半导体(MOS)器件时,金属层与扩散阻挡层接触。例如,在扩散阻挡层包括TiN层和TaN层的实施例中,金属层可以与TaN层物理接触。在第一栅极160或第二栅极170形成p型金属氧化物半导体(MOS)器件的可选实施例中,在TaN层(位于扩散阻挡层中)和上面的金属层之间形成额外的TiN层,并且该额外的TiN层与TaN层和上面的金属层接触。该额外的TiN层提供适合于pMOS器件的功函数,该功函数高于中间禁带功函数(约4.5eV),中间禁带功函数位于硅的价带和导电带的中间。高于中间禁带功函数的功函数称为p功函数,并且相应的具有p功函数的金属称为p金属。

金属层提供适合于nMOS器件的功函数,该功函数低于中间禁带功函数。低于中间禁带功函数的功函数称为n功函数,并且相应的具有n功函数的金属称为n金属。在一些实施例中,金属层是具有低于约4.3eV的功函数的n金属。金属层的功函数也可以在从约3.8eV至约4.6ev的范围内。根据一些实施例,金属层可以包括钛铝(TiAl)(其可以包括或没有或基本上没有其他元素)。可以通过物理汽相沉积(PVD)实现金属层的形成。根据本发明的一些实施例,在室温(例如,从约20℃至约25℃)下形成金属层。在可选实施例中,在高于室温的升高的温度下(例如,高于约200℃)形成金属层。

在一些实施例中,阻挡层可以包括TiN。可以使用原子层沉积(ALD)形成阻挡层。

润湿层具有在填充金属的回流期间粘合(和润湿)随后形成的填充金属的能力。在一些实施例中,润湿层是钴层,其可以使用原子层沉积(ALD)或化学汽相沉积(CVD)形成。

填充金属可以包括铝、铝合金(例如,钛铝)、钨或铜,其也可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成。可以回流填充金属以完全填充剩余的开口O。润湿层的形成改进了填充金属与下面的层的润湿。

在一些实施例中,当掩模层210和伪栅极层220由相同的材料(例如,多晶硅)制成时,在形成绝缘结构130之后,可以不去除掩模层210。相反,掩模层210直接用作图5的伪栅极层220。由于不去除掩模层210,在形成绝缘结构130之后也不去除绝缘层120。然后,当如图6所示图案化伪栅极层220以及当如图11所示去除第一伪栅极222和第二伪栅极224时去除绝缘层120,而留下位于隔离结构116和绝缘结构130之间的部分绝缘层120。因此,半导体结构100的产生的结构基本上与上述实施例中的半导体结构100的产生的结构相同。

在本发明的一些实施例中,在形成第一栅极160和第二栅极170之前形成绝缘结构130。因此,即使第一栅极160和第二栅极170之间的间隙较窄,仍可以形成绝缘结构130可以隔离第一栅极160和第二栅极170。此外,在第一栅极160和第二栅极170的形成期间,已经形成绝缘结构130,并且因此可以形成第一栅极160和第二栅极170而不会引起关于桥接第一栅极160和第二栅极170的问题。

根据本发明的一些实施例,半导体结构包括第一鳍、第二鳍、第一栅极、第二栅极、至少一个间隔件和绝缘结构。第一栅极存在于第一鳍上。第二栅极存在于第二鳍上。间隔件存在于第一栅极和第二栅极的至少一个的至少一个侧壁上。绝缘结构存在于第一鳍和第二鳍之间,其中,间隔件基本上不存在于绝缘结构与第一栅极和第二栅极的至少一个之间。

在上述半导体结构中,还包括:至少一个隔离结构,存在于所述第一鳍和所述第二鳍之间,其中,所述绝缘结构存在于所述隔离结构上。

在上述半导体结构中,还包括:至少一个隔离结构,存在于所述第一鳍和所述第二鳍之间,其中,所述绝缘结构存在于所述隔离结构上;绝缘层,存在于所述隔离结构和所述绝缘结构之间。

在上述半导体结构中,还包括:至少一个隔离结构,存在于所述第一鳍和所述第二鳍之间,其中,所述绝缘结构存在于所述隔离结构上;绝缘层,存在于所述隔离结构和所述绝缘结构之间;其中,所述绝缘层和所述绝缘结构由不同的材料制成。

在上述半导体结构中,还包括:至少一个隔离结构,存在于所述第一鳍和所述第二鳍之间,其中,所述绝缘结构存在于所述隔离结构上;绝缘层,存在于所述隔离结构和所述绝缘结构之间;其中,所述绝缘层由氮化硅制成。

在上述半导体结构中,其中,所述绝缘结构与所述第一栅极和所述第二栅极的所述至少一个接触。

在上述半导体结构中,其中,所述绝缘结构由氮化硅制成。

根据本发明的一些实施例,半导体结构包括至少一个鳍、至少一个栅极、至少一个隔离结构、绝缘结构和至少一个绝缘层。栅极存在于鳍上。隔离结构邻近鳍存在。绝缘结构存在于隔离结构上。绝缘层存在于绝缘结构和隔离结构之间,其中,绝缘层和绝缘结构由不同的材料制成。

在上述半导体结构中,其中,所述绝缘层和所述隔离结构由不同的材料制成。

在上述半导体结构中,其中,所述栅极具有面向所述绝缘结构的端面;以及还包括:至少一个间隔件,存在于所述栅极的至少一个侧壁上,同时留下所述栅极的所述端面未被所述间隔件覆盖。

根据本发明的一些实施例,用于制造半导体结构的方法包括以下步骤。形成掩模层以覆盖第一鳍和第二鳍。图案化掩模层以在第一鳍和第二鳍之间形成间隙。在间隙中形成绝缘结构。在绝缘结构的相对两侧处形成第一栅极和第二栅极,其中,第一栅极和第二栅极分别至少部分地存在于第一鳍和第二鳍上。

在上述方法中,还包括:去除所述掩模层;在所述绝缘结构的相对两侧处形成第一伪栅极和第二伪栅极,其中,所述第一伪栅极和所述第二伪栅极分别至少部分地存在于所述第一鳍和所述第二鳍上;在所述第一伪栅极和所述第二伪栅极的侧壁上形成间隔件;以及其中,形成所述第一栅极和所述第二栅极包括分别用所述第一栅极和所述第二栅极替换所述第一伪栅极和所述第二伪栅极。

在上述方法中,还包括:去除所述掩模层;在所述绝缘结构的相对两侧处形成第一伪栅极和第二伪栅极,其中,所述第一伪栅极和所述第二伪栅极分别至少部分地存在于所述第一鳍和所述第二鳍上;在所述第一伪栅极和所述第二伪栅极的侧壁上形成间隔件;以及其中,形成所述第一栅极和所述第二栅极包括分别用所述第一栅极和所述第二栅极替换所述第一伪栅极和所述第二伪栅极,通过沉积和三层显微光刻工艺形成所述第一伪栅极和所述第二伪栅极。

在上述方法中,还包括:图案化所述掩模层以在所述绝缘结构的相对两侧处形成第一伪栅极和第二伪栅极,其中,所述第一伪栅极和所述第二伪栅极分别至少部分地存在于所述第一鳍和所述第二鳍上;在所述第一伪栅极和所述第二伪栅极的侧壁上形成间隔件;以及其中,形成所述第一栅极和所述第二栅极包括分别用所述第一栅极和所述第二栅极替换所述第一伪栅极和所述第二伪栅极。

在上述方法中,还包括:图案化所述掩模层以在所述绝缘结构的相对两侧处形成第一伪栅极和第二伪栅极,其中,所述第一伪栅极和所述第二伪栅极分别至少部分地存在于所述第一鳍和所述第二鳍上;在所述第一伪栅极和所述第二伪栅极的侧壁上形成间隔件;以及其中,形成所述第一栅极和所述第二栅极包括分别用所述第一栅极和所述第二栅极替换所述第一伪栅极和所述第二伪栅极,其中,通过三层显微光刻工艺图案化所述掩模层。

在上述方法中,还包括:图案化所述掩模层以在所述绝缘结构的相对两侧处形成第一伪栅极和第二伪栅极,其中,所述第一伪栅极和所述第二伪栅极分别至少部分地存在于所述第一鳍和所述第二鳍上;在所述第一伪栅极和所述第二伪栅极的侧壁上形成间隔件;以及其中,形成所述第一栅极和所述第二栅极包括分别用所述第一栅极和所述第二栅极替换所述第一伪栅极和所述第二伪栅极,其中,所述掩模层由多晶硅制成。

在上述方法中,其中,通过三层显微光刻工艺实施所述图案化。

在上述方法中,还包括:在衬底上形成绝缘层;以及其中,所述掩模层和所述绝缘结构至少部分地形成在所述绝缘层上。

在上述方法中,还包括:在衬底上形成绝缘层;以及其中,所述掩模层和所述绝缘结构至少部分地形成在所述绝缘层上,其中,所述绝缘层由氮化硅制成。

在上述方法中,其中,所述绝缘结构由二氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝、氧化铜(CuxOy x=1或2;y=1、2或3)或MxOy(M=Ni、Zn、LaMn或La2Cu;x=1或2;y=1、2或3)制成。

上面概述了若干实施例的特征,使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。

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