半导体器件的制作方法

文档序号:11586776
半导体器件的制造方法与工艺

本发明的实施例涉及半导体器件。



背景技术:

近年来,关于氮化镓(GaN)高电子迁移率晶体管(HEMT)器件的代替硅(Si)或碳化硅(SiC)用作高压(HV)器件的高潜力已经引起了大量关注。GaN HEMT通常通过在外延生长的结构(包括位于GaN沟道层上的氮化铝镓(AlGaN)阻挡层)的顶面上施加欧姆源极和漏极接触件和肖特基栅极接触件制造。



技术实现要素:

本发明的实施例提供了一种半导体器件,包括:晶体管,包括:半导体层;有源区域,位于所述半导体层中;和导电层,当触发所述晶体管运行时,所述导电层配置为保留所述有源区域中的沟道。

本发明的另一实施例提供了一种半导体器件,包括:衬底;以及晶体管,设置在所述衬底上,包括:半导体层;有源区域,限定在所述半导体层中;和导电层,配置为接收电压,所述导电层的电压电平决定了沟道是否保持在所述有源区域中,并且所述导电层配置为与所述衬底电隔离。

本发明的又一实施例提供了一种半导体器件,包括:第一晶体管,配置为接收电源电压,包括:第一半导体层;第一有源区域,限定在所述第一半导体层中;和第一导电层,配置为接收电压,所述第一导电层的电压电平决定了第一沟道是否保持在所述第一有源区域中;以及第二晶体管,与所述第一晶体管集成,并且配置为接收基准电压,所述第二晶体管包括:第二半导体层;第二有源区域,限定在所述第二半导体层中;和第二导电层,与所述第一导电层电隔离,并且配置为接收电压,所述第二导电层的电压电平决定了第二沟道是否保持在所述第二有源区域中。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明的一些实施例的半导体器件的图。

图1B是根据本发明的一些实施例的图1A中所示的半导体器件的截面图。

图2是根据本发明的一些实施例的半导体器件的图。

图3是根据本发明的一些实施例的半导体器件的图。

图4是根据本发明的一些实施例的半导体器件的图。

图5是根据本发明的一些实施例的半导体器件的图。

图6是根据本发明的一些实施例的半导体器件的图。

图7是根据本发明的一些实施例的半导体器件的图。

图8是根据本发明的一些实施例的半导体器件的图。

图9是根据本发明的一些实施例的半导体器件的图。

图10是根据本发明的一些实施例的半导体器件的图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实例。此外,本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

图1A是根据本发明的一些实施例的半导体器件1的图。参照图1A,半导体器件1包括第一控制器101、第二控制器102、第一晶体管M1(也称为高侧晶体管)、第二晶体管M2(也称为低侧晶体管)和负载105。

此外,半导体器件1配置为在不同的电源域(包括由电源电压VDD0和接地电压GND0限定的第一电源域和由电源电压VDD和接地电压GND限定的第二电源域)操作。例如,电源电压VDD0为约1.8伏(V)并且电源电压VDD为约600V。此外,接地电压GND0为约0V,并且接地电压GND为约0V。可选地,接地电压GND0的电压电平与接地电压GND的电压电平不同。

半导体器件1可以用作电源转换器。例如,半导体器件1被分类为开关电源、整流器、电源转换器、电动发电机组、直流变换器和变压器的一种。典型的电源转换器包括开关电路、驱动器和低电压电路。对于转换电源电压,电源转换器用开关实现。

第一晶体管M1和第二晶体管M2接收电源电压VDD和接地电压GND的第二电源域并且连接在电源电压VDD和接地电压GND之间的级联配置中。

在一个或多个实施例中,第一晶体管M1和第二晶体管M2的每个均包括功率场效应晶体管(FET)(诸如双扩散金属氧化物半导体(DMOS)晶体管)。在进一步实施例中,第一晶体管M1和第二晶体管M2的每个均包括另一合适的器件(诸如绝缘栅双极晶体管(IGBT)、场效应晶体管(FET)等)。在本实施例中,第一晶体管M1和第二晶体管M2的每个均包括n-型金属氧化物半导体(NMOS)场效应晶体管。在另一实施例中,第一晶体管M1和第二晶体管M2的每个均包括p-型金属氧化物半导体(PMOS)场效应晶体管。

此外,负载105包括电阻器、电容器、电路或其它电子器件。

第一控制器101配置为接收第二电源域,并且提供相对较高的电压电平的信号Vs1以驱动第一晶体管M1。此外,第二控制器102配置为接收第一电源域,并且提供相对较低的电压电平的信号Vs2以驱动第二晶体管M2。

第一晶体管M1的漏极端子DH接收电源电压VDD。第一晶体管M1的栅极端子GH耦合至第一控制器101的输出端并且接收信号Vs1。第一晶体管M1的源极端子SH耦合至负载105。此外,第二晶体管M2的源极端子SL接收接地电压GND。第二晶体管M2的栅极端子GL耦合至第二控制器102的输出端并且接收信号Vs2。第二晶体管M2的漏极端子DL耦合至第一晶体管M1的源极端子SH并且也耦合至负载105。

在操作中,第一晶体管M1和第二晶体管M2设计为不同时运行。在这种方式中,第一晶体管M1和第二晶体管M2能够向负载105提供合适的电压,从而使得负载105能够正常工作。如果第一晶体管M1和第二晶体管M2在运行状态下操作,则第一晶体管M1和第二晶体管M2向负载105提供不合适的电压。因此,负载105不能正常工作。

在一些现有的半导体器件中,高侧晶体管和低侧晶体管没有集成在集成电路(IC)中。高侧晶体管和低侧晶体管均制造为独立的组件,并且之后安装在主板上。在这种现有的方法中,如果高侧晶体管和低侧晶体管集成在单个IC中,则高侧晶体管可能在高侧晶体管应该运行并且低侧晶体管应该不运行的情况下可能不运行,这将参照图1B详细地描述。

相反,在本发明中,第一晶体管M1和第二晶体管M2可以集成在单个集成芯片中而没有影响第一晶体管M1的功能,这也将参照图1B详细地描述。

图1B是根据本发明的一些实施例的图1A中所示的半导体器件1的截面图。参照图1B,除了第一晶体管M1和第二晶体管M2之外,半导体器件1包括衬底12、第一导电层16、第二导电层14和导电部件22。

在一些实施例中,衬底12包括硅锗、镓砷、硅碳或其它合适的半导体材料。在一些实施例中,衬底12还包括诸如P-阱和N-阱(未示出)的掺杂区域。在一些其它实施例中,衬底12还包括诸如掩埋层或外延层的其它部件。此外,在一些实施例中,衬底12是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其它实施例中,半导体衬底12包括掺杂的epi层、梯度半导体层或还包括位于不同类型的另一半导体层上面的半导体层(诸如硅锗层上硅层)。在一些其它的实例中,化合物半导体衬底包括多层硅结构,或硅衬底可以包括多层化合物半导体结构。在一些实施例中,衬底12可以包括其它元素半导体(诸如锗和金刚石)。在一些实施例中,衬底12包括化合物半导体(诸如碳化硅、砷化镓、砷化铟或磷化铟)。

例如,第一晶体管M1包括位于衬底12上的第一导电层16和位于第一导电层16上的III-V族的第一半导体层18H(在下文中为“第一III-V层18H”)。此外,第一晶体管M1的第一有源区域19H(显示在实线框中)限定在第一III-V层中。此外,第一沟道17H(显示在虚线框中)限定在第一有源区域19H中。

在实施例中,第一III-V层18H包括氮化镓(GaN)层(未具体示出)和位于GaN层上的氮化铝镓(AlGaN)层(未具体示出)。由于GaN层的带隙与AlGaN层的带隙不同,因此标记为第一沟道17H的二维电子气(2-DEG)区域产生在靠近GaN层和AlGaN层之间的界面的AlGaN层中。然而,本发明不限于此。在另一实施例中,第一III-V层18H可以包括砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓、氮化铝、氮化铟、氮化铟铝和/或它们的任何三元或四元的化合物或它们的混合物或合金。

第一导电层16设置在衬底12上,并且用作第一晶体管M1的主要部分。施加至第一导电层16的电压电平决定了第一沟道17H是否能够保持或保留在第一有源区域19H中。

具体地,如果第一导电层16处的电压电平不大于第一晶体管M1的栅极端子GH处的电压电平并且它们之间的电压差大于第一阈值电压电平(诸如200V),则不会保持第一沟道17H。另一方面,如果第一导电层16处的电压电平不大于第一晶体管M1的栅极端子GH处的电压电平并且它们之间的电压差不大于第一阈值电压电平,则会保持第一沟道17H。例如,如果第一导电层16处的电压电平基本等于第一晶体管M1的栅极端子GH处的电压电平,这意味着第一导电层16处的电压电平不大于第一晶体管M1的栅极端子GH处的电压电平,同时电压差不大于第一阈值电压电平,则会保持第一沟道17H。

可选地,如果第一导电层16处的电压电平大于第一晶体管M1的栅极端子GH处的电压电平并且它们之间的电压差大于第二阈值电压电平(诸如200V),则不会保持第一沟道17H。第二阈值电压电平可以与第一阈值电压电平相同或不同。另一方面,如果第一导电层16处的电压电平大于第一晶体管M1的栅极端子GH处的电压电平并且它们之间的电压差不大于第二阈值电压电平,则会保持第一沟道17H。

鉴于上述情况,如果第一导电层16和第一晶体管M1的栅极端子GH之间的电压差落在阈值电压电平内,则会保持第一沟道17H。

例如,第二晶体管M2包括位于衬底12上的第二导电层14和位于第二导电层14上的III-V族的第二半导体层18L(在下文中为“第二III-V层18L”)。

第二III-V层18L与第一III-V层18H分隔开距离W1。在实施例中,距离W1为约100μm。具体地,第一III-V层18H和第二III-V层18L制造为位于相同衬底12上的彼此物理分隔开的独立组件。同样,第一III-V层18H与第二III-V层18L电分隔开。此外,第二晶体管M2的第二有源区域19L限定在第二III-V层18L中。此外,第二沟道17L限定在第二有源区域19L中。

在实施例中,第二III-V层18L包括GaN层和位于GaN层上的AlGaN层,但是本发明不限于此。如先前讨论的,由于GaN层的带隙与AlGaN层的带隙不同,因此标记为第二沟道17L的二维电子气(2-DEG)区域产生在靠近GaN层和AlGaN层之间的界面的AlGaN层中。在另一实施例中,第二III-V层18L可以包括砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓和/或它们的任何三元或四元的化合物或它们的混合物或合金。

第二导电层14设置在衬底12上,并且用作第二晶体管M2的主要部分。施加至第二导电层14的电压电平决定了第二沟道17L是否保持或保留在第二有源区域19L中。

具体地,如果第二导电层14处的电压电平不大于第二晶体管M2的栅极端子GL处的电压电平并且它们之间的电压差大于第三阈值电压电平(诸如200V),则不会保持第二沟道17L。另一方面,如果第二导电层14处的电压电平不大于第二晶体管M2的栅极端子GL处的电压电平并且它们之间的电压差不大于第三阈值电压电平,则会保持第二沟道17L。例如,如果第二导电层14处的电压电平基本等于第二晶体管M2的栅极端子GL处的电压电平,这意味着第二导电层14处的电压电平不大于第二晶体管M2的栅极端子GL处的电压电平并且它们之间的电压差不大于第三阈值电压电平,则会保持第二沟道17L。

可选地,如果第二导电层14处的电压电平大于第二晶体管M2的栅极端子GL处的电压电平并且它们之间的电压差大于第四阈值电压电平(诸如200V),则不会保持第二沟道17L。第四阈值电压电平可以与第三阈值电压电平相同或不同。另一方面,如果第二导电层14处的电压电平大于第二晶体管M2的栅极端子GL处的电压电平并且它们之间的电压差不大于第四阈值电压电平,则会保持第二沟道17L。

鉴于上述情况,因为衬底12和第二导电层14连接至接地电压GND,所以第二导电层14和第二晶体管M2的栅极端子GL之间的电压差落在阈值电压电平内,则会保持第二沟道17L。

在一些实施例中,衬底12掺杂有p-型掺杂剂,第一导电层16掺杂有n-型掺杂剂并且第二导电层14掺杂有p-型掺杂剂。由于衬底12的掺杂类型与第一导电层16相反,因此在衬底12和第一导电层16之间的界面处产生了部分耗尽区19。类似地,由于第二导电层14的掺杂类型与第一导电层16相反,因此在第二导电层14和第一导电层16之间的界面处产生了另一部分的耗尽区19。因此,第一导电层16与衬底12电隔离,并且也与第一导电层14电隔离。由于电隔离,因此第一导电层16处的电压电平可以保持不变。相反,如果没有电隔离,则从第一导电层16至衬底12或至第二导电层14的放电路径可以以其它方式存在并且不利地影响第一导电层16处的电压电平。

在另一实施例中,衬底12掺杂有n-型掺杂剂,第一导电层16掺杂有p-型掺杂剂并且第二导电层14掺杂有n-型掺杂剂。如先前讨论的,第一导电层16与衬底12和第二导电层14电隔离。有效地,第一导电层16处的电压电平可以保持不变。

导电部件22配置为将第一晶体管M1的源极端子SH耦合至第一导电层16。因此,第一导电层16与第一晶体管M1的源极端子SH在相同的电压电平处偏置。在实施例中,当栅极端子GH在约600V偏置时,第一晶体管M1配置为运行,并且当栅极端子GL在约6V偏置时,第二晶体管M2配置为运行。

假定电源电压VDD为600V,将具有600V(或606V)的电压电平的信号Vs1施加至栅极端子GH,并且将具有OV的电压电平的信号Vs2施加至栅极端子GL。在操作中,第一晶体管M1响应于信号Vs1运行,并且第二晶体管M2响应于信号Vs2不运行。第一晶体管M1的运行导致了第一晶体管M1的源极端子SH处的约600V的电压电平,这基本与电源电压VDD相同。此外,由于导电部件22,第一导电层16与第一晶体管M1的源极端子SH在600V的相同的电压电平处偏置。也就是说,第一导电层16处的电压电平为600V。由于第一导电层16处的电压电平基本等于第一晶体管M1的栅极端子GH处的电压电平,因此保持了第一沟道17H并且第一晶体管M1可以保持在运行状态。相应地,当触发第一晶体管M1运行时,第一导电层16配置为保留第一有源区域19H中的第一沟道17H。

例如,假定除了不存在第一导电层16、第二导电层14和导电部件22之外,现有的半导体器件与半导体器件1在结构上类似。因此,在现有的半导体器件中,第一晶体管M1和第二晶体管M2设置在衬底12上,衬底12用作第一晶体管M1和第二晶体管M2的主要部分。给出600V的相同的电源电压、600V(或606V)的信号Vs1和0V的信号Vs2,在操作中,第一晶体管M1响应于信号Vs1运行,并且第二晶体管M2响应于信号Vs2不运行。由于衬底12的电压电平(基本等于0V的接地电压GDN)不大于600V的第一晶体管M1的栅极端子GH处的电压电平,并且它们之间的电压差超过第一阈值电压电平,因此不会保持第一沟道17H。因此,第一晶体管M1变成不运行。在这种情况下,第一晶体管M1可以不起作用并且因此第一晶体管M1和第二晶体管M2不能够向负载105提供期望的电压。

相反,在根据本发明的半导体器件1中,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过导电部件22在相同的电压电平处偏置。有效地,当运行时,可以保持第一沟道17H并且第一晶体管M1保持在运行状态。

图2是根据本发明的一些实施例的半导体器件2的图。参照图2,例如,除了半导体器件2还包括夹在第一III-V层18H和第二III-V层18L之间的阻挡结构24之外,半导体器件2类似于参照图1B描述和示出的半导体器件1。阻挡结构24配置为物理隔离第一III-V层18H和第二III-V层18L。在一些实施例中,阻挡结构24的材料包括介电材料(诸如砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓、氮化铝、氮化铟、氮化铟铝和/或它们的任何三元或四元的化合物或它们的混合物或合金)。第一III-V层18H与第二III-V层18L物理隔离距离W2(例如,约100μm)。对于阻挡结构24,距离W2短于图1A的实施例中讨论的距离W1,导致减小了面积成本。

在半导体器件2中,如参照图1B的先前讨论的,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(即,相应的第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过导电部件22在相同的电压电平处偏置。有效地,当运行时,第一晶体管M1保持在运行状态并且因此能够正常工作。

图3是根据本发明的一些实施例的半导体器件3的图。参照图3,例如,除了半导体器件3还包括位于第一导电层16中的导电层17之外,半导体器件3类似于参照图2描述和示出的半导体器件2。导电层17(可以设置在第一III-V层18H下方)具有与第一导电层16相反的掺杂类型。导电层17和第一导电层16均耦合至第一晶体管M1的源极端子SH。因此,导电层17与第一导电层16具有相同的电压电平。

在半导体器件3中,如参照图1B的先前描述的,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过导电部件22在相同的电压电平处偏置。有效地,当运行时,第一晶体管M1保持在运行状态并且因此正常工作。

图4是根据本发明的一些实施例的半导体器件4的图。参照图4,例如,除了第一导电层16与第二导电层14通过阻挡结构24’物理隔离之外,半导体器件4类似于参照图2描述和示出的半导体器件2。由于第一导电层16和第二导电层14彼此不再连续,因此耗尽区19’仅存在于第一导电层16和衬底12之间。此外,可以在衬底12上共形地形成阻挡结构24’。

在半导体器件4中,如参照图1B的先前描述的,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过导电部件22在相同的电压电平处偏置。有效地,当运行时,第一晶体管M1保持在运行状态并且因此正常工作。

图5是根据本发明的一些实施例的半导体器件5的图。参照图5,例如,除了第一III-V层18H和第二III-V层18L属于相同的III-V族之外,半导体器件5类似于参照图2描述和示出的半导体器件2。在制造中,在第一导电层16和第二导电层14上形成III-V族的半导体层42。随后,例如,通过注入负型掺杂剂在半导体层42中的第一III-V层18H和第二III-V层18L之间形成隔离区域44。

由于隔离区域44,因为隔离区域44中的负电荷离子排斥第一III-V层18H中的电子,所以第一III-V层18H中产生的二维电子气(2-DEG)没有流至第二III-V层18L。同样,因为隔离区域44中的负电荷离子排斥第二III-V层18L中的电子,所以第二III-V层18L中产生的二维电子气(2-DEG)没有流至第一III-V层18H。在实施例中,隔离区域44的材料包括二氧化硅、氮化硅、氮氧化硅、氧化铝、碳化硅、氮化镓。相应地,隔离区域44配置为将第一III-V层18H与第二III-V层18L电隔离。

与第一III-V层18H与第二III-V层18L物理隔离的图2的实施例相比,本实施例中,为了获得更好的隔离,隔离区域44需要更宽的面积。因此,第一III-V层18H与第二III-V层18L分隔开的距离W3大于距离W2。在实施例中,距离W3为约100μm。

在半导体器件5中,如参照图1B的先前描述的,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过导电部件22在相同的电压电平处偏置。有效地,当运行时,第一晶体管M1保持在运行状态并且因此正常工作。

图6是根据本发明的一些实施例的半导体器件6的图。参照图6,例如,除了半导体器件6用电压源62代替导电部件22之外,半导体器件6类似于参照图1B描述和示出的半导体器件1。

电压源62配置为向第一导电层16提供电压Vs。电压Vs基本等于信号Vs1的电压电平。因此,当第一晶体管M1的栅极端子GH接收信号Vs1时,第一导电层16具有与第一晶体管M1的源极端子SH基本相同的电压电平。有效地,如参照图1B的先前讨论的,当运行时,可以保持第一沟道17H并且第一晶体管M1保持在运行状态。

在半导体器件6中,如参照图1B的先前描述的,第一晶体管M1和第二晶体管M2具有它们相应的主要部分(第一导电层16和第二导电层14)。此外,第一导电层16与第二导电层14和衬底12电隔离。此外,第一导电层16与第一晶体管M1的源极端子SH通过电压Vs在相同的电压电平处偏置。有效地,第一晶体管M1保持运行并且因此正常工作。

图7是根据本发明的一些实施例的半导体器件7的图。参照图7,例如,除了半导体器件7用电压源62代替导电部件22之外,半导体器件7类似于参照图2描述和示出的半导体器件2。

图8是根据本发明的一些实施例的半导体器件8的图。参照图8,例如,除了半导体器件8用电压源62代替导电部件22之外,半导体器件8类似于参照图3描述和示出的半导体器件3。导电层17和第一导电层16均耦合至电压源62,并且因此导电层17具有与第一导电层16相同的电压电平。因此,当第一晶体管M1的栅极端子GH接收信号Vs1时,第一导电层16和导电层17具有与第一晶体管M1的源极端子SH基本相同的电压电平。有效地,当运行时,可以保持第一沟道17H并且第一晶体管M1保持在运行状态。

图9是根据本发明的一些实施例的半导体器件9的图。参照图9,例如,除了半导体器件9用电压源62代替导电部件22之外,半导体器件9类似于参照图4描述和示出的半导体器件4。

图10是根据本发明的一些实施例的半导体器件10的图。参照图10,例如,除了半导体器件10用电压源62代替导电部件22之外,半导体器件10类似于参照图5描述和示出的半导体器件5。

一些实施例具有以下特征和/或优势的一个或组合。在一些实施例中,半导体器件包括晶体管、半导体层、有源区域和导电层。有源区域位于半导体层中。当触发晶体管运行时,导电层配置为保留有源区域中的沟道。

在上述半导体器件中,其中,所述导电层设置在所述半导体层下方。

在上述半导体器件中,还包括:电压源,配置为向所述导电层提供电压。

在上述半导体器件中,还包括:电压源,配置为向所述导电层提供电压,其中,所述晶体管的栅极端子由信号触发,所述信号的电压电平等于所述导电层的电压电平。

在上述半导体器件中,其中,所述导电层与所述晶体管的源极端子在相同的电压电平处偏置。

在上述半导体器件中,其中,所述导电层与所述晶体管的源极端子在相同的电压电平处偏置,还包括:导电部件,配置为将所述晶体管的所述源极端子耦合至所述导电层。

在一些实施例中,半导体器件包括衬底和晶体管。该晶体管设置在衬底上。该晶体管包括半导体层、有源区域和导电层。有源区域限定在半导体层中。导电层配置为接收电压,导电层的电压电平决定了沟道是否保持在有源区域中。导电层配置为与衬底电隔离。

在上述半导体器件中,其中,所述导电层配置为在所述导电层和所述衬底之间产生耗尽区。

在上述半导体器件中,其中,所述导电层与所述晶体管的源极端子具有相同的电压电平。

在上述半导体器件中,还包括:电压源,配置为向所述导电层提供电压。

在一些实施例中,半导体器件包括第一晶体管和第二晶体管。第二晶体管与第一晶体管集成。第一晶体管配置为接收电源电压。第二晶体管配置为接收基准电压。第一晶体管包括第一半导体层、第一有源区域和第一导电层。第一有源区域限定在第一半导体层中。第一导电层配置为接收电压,第一导电层的电压电平决定了第一沟道是否保持在第一有源区域中。第二晶体管包括第二半导体层、第二有源区域和第二导电层。第二有源区域限定在第二半导体层中。第二导电层与第一导电层电隔离,并且配置为接收电压。第二导电层的电压电平决定了第二沟道是否保持在第二有源区域中。

在上述半导体器件中,其中,当触发所述第一晶体管运行时,所述第一导电层配置为保留所述第一沟道。

在上述半导体器件中,其中,当触发所述第一晶体管运行时,所述第一导电层配置为保留所述第一沟道,还包括:电压源,配置为向所述第一导电层提供电压。

在上述半导体器件中,其中,当触发所述第一晶体管运行时,所述第一导电层配置为保留所述第一沟道,还包括:电压源,配置为向所述第一导电层提供电压,其中,所述第一晶体管的栅极端子由信号触发,所述信号的电压电平等于所述第一导电层的电压电平。

在上述半导体器件中,其中,当触发所述第一晶体管运行时,所述第一导电层配置为保留所述第一沟道,其中,当触发所述第一晶体管运行时,所述第一导电层与所述第一晶体管的源极端子在相同的电压电平处偏置。

在上述半导体器件中,其中,当触发所述第一晶体管运行时,所述第一导电层配置为保留所述第一沟道,其中,当触发所述第一晶体管运行时,所述第一导电层与所述第一晶体管的源极端子在相同的电压电平处偏置,还包括:导电部件,配置为将所述第一晶体管的所述源极端子耦合至所述第一导电层。

在上述半导体器件中,其中,所述第一半导体层与所述第二半导体层分隔开。

在上述半导体器件中,其中,所述第一半导体层与所述第二半导体层分隔开,所述第一半导体层和所述第二半导体层属于相同的III-V族,还包括位于所述第一半导体层和所述第二半导体层之间的隔离区域以将所述第一半导体层和所述第二半导体层电隔离。

在上述半导体器件中,其中,所述第一半导体层与所述第二半导体层分隔开,还包括:阻挡结构,夹在所述第一半导体层和所述第二半导体层之间,配置为物理隔离所述第一半导体层和所述第二半导体层。

在上述半导体器件中,其中,所述第一半导体层与所述第二半导体层分隔开,还包括:阻挡结构,夹在所述第一半导体层和所述第二半导体层之间,配置为物理隔离所述第一半导体层和所述第二半导体层,其中,所述第一导电层和所述第二导电层通过所述阻挡结构物理隔离。

上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。

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