本发明涉及一种InP PIN光电探测器集成器件的制作方法，属于半导体制造领域。
背景技术：
进入二十一世纪以来，社会迈入了超高速发展的信息时代，全球数据业务呈现爆炸式增长，对网络带宽的需求飞速增长,这为传统电信业务的迅速发展提供了新的挑战和机遇。进入2015年，中央提出“提网速，降网费”的要求。因此，大力发展光纤通信系统成为当前发展的重点。本专利主要针对光接收机，提出了一种器件级光电集成系统。
目前，主流的光电接收机的接收端架构为：PIN光电探测器+TIA+限幅器+低噪放，四种独立的芯片构成一个完整的接收端，但存在以下问题：
1.组装时需调试，不利于大生产且人为因素的介入引入不确定因素，不利于提升整个组件的质量；
2.四款独立的芯片无法集成，对系统的进一步小型化不利；
3.四款独立的芯片，不利于成本的进一步降低。
因此，本专利涉及将InP PIN光电探测器、InGaP HBT跨阻放大器（TIA）、GaAs PN限幅器与GaAs pHEMT低噪放集成。首先InP PIN光电探测器将光信号转换为电流信号，光电流送至HBT，利用HBT电流驱动特性简化TIA设计，同时，HBT中PN结可用于限幅器的制作，限幅器的作用是小信号输入时呈现小损耗，大信号输入时进行大幅衰减，处理后的信号进入GaAs pHEMT低噪放，利用GaAs pHEMT噪声系数低的特点进行信号放大。因此，该专利有助于进一步增加IC功能，提高集成度，简化系统，降低尺寸和成本。
技术实现要素：
为解决上述技术问题，本发明采用的一个技术方案是：一种InP PIN光电探测器集成器件的制作方法，其光电探测器集成器件的外延结构从下至上依次包括：衬底、缓冲层，spacer1隔离层、沟道层、spacer2隔离层、δ掺杂层、势垒层、N+-GaAs层、腐蚀截至层、N+-GaAs集电区、N-GaAs集电区、基区、发射区、帽层、晶体隔离层、晶体过渡层、N-InP层、i-光吸收层、P-InP层；
步骤1：采用离子注入或刻蚀的方法，形成隔离器件，将所述外延结构分为4个相互隔离的区域；
步骤2：采用光刻、刻蚀、金属沉积、剥离工艺形成在第一个隔离区域内的P-InP层和光吸收层；
步骤3：光刻、刻蚀形成第二个隔离区域外延结构，刻蚀深度从P-InP层深入集电区表面，留出集电区上左侧贴近隔离器件的基区部分形成HBT台面，在基区台面上腐蚀发射区和帽层两侧，留出帽层和发射区台面，腐蚀第一个隔离区域和第二个隔离区域之间的隔离器件，高度至基区上表面，并腐蚀掉第二个隔离区域和第三个隔离区域之间的隔离器件，高度至基区表面；
步骤4：腐蚀第三个隔离区域的刻蚀深度从P-InP层表面至基区表面，在第三个隔离区域右侧刻蚀基区的一部分至集电区表面；
步骤5：腐蚀第四个隔离区域，腐蚀深度至该区域N+-GaAs层，并在该区域N+-GaAs层中间刻蚀凹槽，采用光刻、金属沉积，剥离，清洗工艺在凹槽内制作T型栅；
步骤6：在第一个隔离区域P-InP层表面、N-InP层表面的i-光吸收层两侧制作电极，形成InP PIN光电探测器结构；在第二个隔离区域帽层上表面、基区两侧以及露出的集电区部分制作电极，形成异质结双极型晶体管器件；在第三个隔离区域基区上表面和露出的集电区表面制作电极，形成PN二极管限幅器器件；在第四个隔离区域内N+-GaAs层制作P型和N型电极，形成高电子迁移率晶体管器件。
优选地，所述δ掺杂层为二维Si掺杂，其掺杂浓度1×1011~1×1012 cm-2。
优选地，所述i-光吸收层为In0.53Ga0.47As或者In0.52Al0.48As。
优选地，所述N型电极包括Au/Ge/Ni/Au。
优选地，所述P型电极包括Pt/Ti/Pt/Au。
区别于现有技术的情况，本发明的有益效果是：能够股进一步提高IC功能，提高集成度，简化系统，降低尺寸和成本有很好的益处。
附图说明
图1是本发明实施例InP PIN光电探测器集成器件的制作方法光电集成器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1、提供的一种InP PIN光电探测器集成器件的制作方法，其光电探测器集成器件的外延结构从下至上依次包括：衬底1、缓冲层2，spacer1隔离层3、沟道层4、spacer2隔离层5、δ掺杂层6、势垒层7、N+-GaAs层8、腐蚀截至层9、N+-GaAs集电区10、N-GaAs集电区11、基区12、发射区13、帽层14、晶体隔离层15、晶体过渡层16、N-InP层17、i-光吸收层18、P-InP层19，其中：
所述i-光吸收层为In0.53Ga0.47As或者In0.52Al0.48As。
所述δ掺杂层为二维Si掺杂，其掺杂浓度1×1011~1×1012 cm-2。
具体的，所述光电探测器集成器件的制作方法特征在于包括如下步骤；
步骤1：采用离子注入或刻蚀的方法，形成隔离器件111，将所述外延结构分为4个相互隔离的区域；
步骤2：采用光刻、刻蚀、金属沉积、剥离工艺形成在第一个隔离区域内的P-InP层和光吸收层；
步骤3：光刻、刻蚀形成第二个隔离区域外延结构，刻蚀深度从P-InP层深入集电区表面，留出集电区上左侧贴近隔离器件的基区部分形成HBT台面，在基区台面上腐蚀发射区和帽层两侧，留出帽层和发射区台面，腐蚀第一个隔离区域和第二个隔离区域之间的隔离器件，高度至基区上表面，并腐蚀掉第二个隔离区域和第三个隔离区域之间的隔离器件，高度至基区表面；
步骤4：腐蚀第三个隔离区域的刻蚀深度从P-InP层表面至基区表面，在第三个隔离区域右侧刻蚀基区的一部分至集电区表面；
步骤5：腐蚀第四个隔离区域，腐蚀深度至该区域N+-GaAs层，并在该区域N+-GaAs层中间刻蚀凹槽，采用光刻、金属沉积，剥离，清洗工艺在凹槽内制作T型栅112；
步骤6：在第一个隔离区域P-InP层表面、N-InP层表面的i-光吸收层两侧制作电极，形成InP PIN光电探测器结构；在第二个隔离区域帽层上表面、基区两侧以及露出的集电区部分制作电极，形成异质结双极型晶体管器件；在第三个隔离区域基区上表面和露出的集电区表面制作电极，形成PN二极管限幅器器件；在第四个隔离区域内N+-GaAs层制作P型和N型电极，形成高电子迁移率晶体管器件，具体的，其N型电极包括但不限于Au/Ge/Ni/Au，P型电极包括但不限于Pt/Ti/Pt/Au。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。