本发明涉及半导体集成电路制造技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术：
现代集成电路(IC)的芯片中通常包括设置在半导体衬底内的数以亿计的晶体管器件。后段制程(BEOL)的互连结构用于将晶体管器件彼此连接以及连接至外部世界。BEOL的互连结构是细小导电金属线和通孔结构的堆叠层，细小导电金属线和通孔结构设置在半导体衬底上面的介电材料内。金属线提供横向连接，而通孔结构在金属线之间提供垂直连接。
参考图1a中所示，衬底10中形成顶层的金属线11，在顶层的金属11上形成焊垫12，用于进行芯片的封装和测试。目前芯片的操作电压越来越低，而且对芯片的漏电的要求越来越高，所以对芯片封装的焊垫要求越来越高。由于芯片的复杂程度增加对金属线的层数要求越来越多，因此对焊垫厚度的要求越来越低，以此来减轻对芯片的应力。但是在测试的过程中，如WAT(晶圆允收测试)和CP(Circuit Probing)测试，针测时给的压力会很大，以保证测试探针跟与焊垫的更好的接触，在测试的过程中很容易造成焊垫扎穿导致顶层的金属线暴露在空气中产生金属腐蚀造成产品的报废。而且，在封装时要求焊垫平整，CP针痕小，焊垫上缺陷少。
技术实现要素：
本发明的目的在于提供的半导体器件及其制备方法中，解决现有技术中芯片测试中易损坏焊垫的技术问题。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底表面具有第一金属层；
在所述第一金属层上沉积介质层，所述介质层包括具有暴露出部分所述第一金属层的沟槽的第一区域及完全覆盖所述第一金属层的第二区域；
沉积第二金属层，所述第二金属层覆盖所述介质层，并填充所述第一区域中的所述沟槽形成通孔结构，所述通孔结构上方的所述第二金属层相应的具有凹槽；
形成覆盖层，所述覆盖层填充所述凹槽。
可选的，所述沟槽位于所述介质层的边缘处。
可选的，所述第二区域上的所述第二金属层具有平整表面。
可选的，所述第二区域的宽度1.0μm～10μm。
可选的，所述半导体器件包括依次层叠的多层互连结构，所述第一金属层为最顶层的互连结构的金属线。
可选的，所述第一金属层的材料为铜金属。
可选的，所述第一金属层的厚度为200nm～1000nm。
可选的，所述介质层为氧化硅、氮化硅或氮氧化硅中的一种或其组合。
可选的，所述介质层的厚度为
可选的，所述覆盖层为氧化硅、氮化硅或氮氧化硅中的一种或其组合。
可选的，所述覆盖层的厚度为
可选的，所述第二金属层的材料为铝金属。
可选的，所述第二金属层的厚度为200nm～1000nm。
相应的，本发明还提供一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底表面的第一金属层；
覆盖部分所述第一金属层的介质层，所述介质层包括具有暴露出部分所述第一金属层的沟槽的第一区域及完全覆盖所述第一金属层的第二区域；
覆盖所述介质层且填充所述沟槽的第二金属层，所述第二金属层通过所述沟槽形成的通孔结构与所述第一金属层电性连接，所述通孔结构上方的所述第二金属层具有凹槽；
填充所述凹槽的覆盖层。
可选的，所述沟槽位于所述介质层的边缘处。
可选的，所述第二区域上的所述第二金属层具有平整表面。
可选的，所述第二区域的宽度1.0μm～10μm。
可选的，所述半导体器件包括依次层叠的多层互连结构，所述第一金属层为最顶层的互连结构的金属线。
可选的，所述第一金属层的材料为铜金属。
可选的，所述第一金属层的厚度为200nm～1000nm。
可选的，所述介质层为氧化硅、氮化硅或氮氧化硅中的一种或其组合。
可选的，所述介质层的厚度为
可选的，所述覆盖层为氧化硅、氮化硅或氮氧化硅中的一种或其组合。
可选的，所述覆盖层的厚度为
可选的，所述第二金属层的材料为铝金属。
可选的，所述第二金属层的厚度为200nm～1000nm。
与现有技术相比，本发明的半导体器件及其制备方法中，介质层中包括具有暴露出部分所述第一金属层的沟槽的第一区域及完全覆盖所述第一金属层的第二区域，所述第二金属层覆盖所述介质层，并填充所述第一区域中的所述沟槽形成通孔结构，所所通孔结构上方的所述第二金属层相应的具有凹槽，所述覆盖层填充所述凹槽，使得所述第二金属层与覆盖层形成平整的表面，便于后续封装，且对半导体器件进行测试时探针不易扎穿第二金属层，从而提高半导体器件的性能及良率。
附图说明
图1a为现有技术中形成焊垫的结构示意图；
图1b为现有技术中形成焊垫的另一结构示意图；
图2为本发明一实施例中半导体器件制备方法的流程图；
图3为本发明一实施例中半导体衬底的结构示意图；
图4为本发明一实施例中形成介质层的结构示意图；
图5为本发明一实施例中形成沟槽的结构示意图；
图6为本发明一实施例中形成第二金属层的结构示意图；
图7为本发明一实施例中形成覆盖膜层的结构示意图；
图8为本发明一实施例中形成覆盖层的结构示意图；
图9为本发明一实施例中形成的半导体器件的俯视图。
具体实施方式
下面将结合示意图对本发明的半导体衬底及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了解决现有技术中问题，发明人进行研究，采用了如图1b中所示的结构，在顶层的金属线11上形成介质层13，在介质层13上形成焊垫12，焊垫12通过通孔结构中顶层的金属线11电性连接。由于介质层13中的存在，能够防止焊垫在针测试的过程中防止探针扎到顶层的金属线11，但是由于介质层中的沟槽的存在，使得焊垫12的金属填充过程中，顶部出现凹凸不平，导致焊垫的表面不平整，使得焊垫12不易进行封装。并且，介质层的沟槽中易形成残留物，对芯片的漏电会有影响。
为此，发明人经过进一步的研究，提出了本发明的半导体器件及其制备方法，本发明的核心思想在于，介质层中包括具有暴露出部分所述第一金属层的沟槽的第一区域及完全覆盖所述第一金属层的第二区域，所述第二金属层覆盖所述介质层，并填充所述第一区域中的所述沟槽形成通孔结构，所所通孔结构上方的所述第二金属层相应的具有凹槽，所述覆盖层填充所述凹槽，使得所述第二金属层与覆盖层形成平整的表面，便于后续封装，且对半导体器件进行测试时探针不易扎穿第二金属层，从而提高半导体器件的性能及良率。
下文结合附图对本发明的半导体器件及其制备方法进行详细说明，图2为半导体器件制备方法的流程图，图3～图9为各步骤对应的结构示意图，本发明提供一种半导体器件的制备方法包括如下步骤：
执行步骤S1，参考图3所示，提供半导体衬底100，在半导体衬底100内形成有电路结构及依次层叠的多层互连结构(图中未示出)，多层互连结构用于将底部的电路结构电性引出。其中，电路结构例如为放大器、数/模转换器、模拟处理电路和/或数字处理电路、接口电路等，形成这些器件结构的方法均可以为CMOS工艺，所述互连结构包括电性连接的金属线及通孔结构，当然半导体衬底中的具体结构需要根据实际情况确定。所述半导体衬底100表面具有第一金属层110，所述第一金属层110为最顶层的互连结构的金属线(Top metal)。其中，所述第一金属层110的材料选自铝、钛、锌、银、金、铜、钨、钴、镍、钽、铂这些金属其中之一或者他们的任意组合，本实施例中，第一金属层110的材料优选用铜金属，所述第一金属层110的厚度为200nm～1000nm，例如为300nm、500nm、600nm、800nm等。
执行步骤S2，参考图4所示，在所述第一金属层110上沉积介质层120，所述介质层包括第一区域A和第二区域B，所述介质层120的材料为氧化硅、氮化硅或氮氧化硅中的一种或其组合，本实施例中，介质层120选用氧化硅。所述介质层120的厚度为例如，接着，参考图5所示，在所述介质层120的第一区域A上形成图案化的光阻(图中未示出)，以图案化的光阻为掩膜刻蚀第一区域A的介质层120，从而在第一区域A中形成暴露出部分所述第一金属层110的沟槽121。然而，所述第二区域B中不进行刻蚀，从而所述介质层120的第二区域B完全覆盖所述第一金属层110。并且，本发明中第二区域B的面积大于第一区域A的面积，例如，所述第二区域的宽度1.0μm～10μm，所述第一区域的宽度为0.1μm～1.0μm，使得第二区域的面积远大于第一区域的面积，从而第二金属层的平整表面尽可能大。并且，所述沟槽121位于所述介质层120的边缘处，使得所述介质层120覆盖所述第一金属层110的区域尽可能的大，进一步的保证形成的第二金属层的平整。
执行步骤S3，参考图6所示，沉积第二金属层130，所述第二金属层130覆盖所述介质层120，并填充所述沟槽120形成通孔结构131，所述第一区域A中的通孔结构131上方的所述第二金属层130具有凹槽122.，而第二区域B上方的第二金属层具有平整的表面。其中，所述第二金属层130的材料选自铝、钛、锌、银、金、铜、钨、钴、镍、钽、铂这些金属其中之一或者他们的任意组合，本实施例中，所述地二金属层130的材料优选为铝金属。所述第二金属层130的厚度为200nm～1000nm，例如为300nm、500nm、600nm、800nm等。相应的，本发明中填充所述沟槽121的所述通孔结构131位于所述介质层120的边缘处，通孔结构131用于实现第二金属层130与第一金属层110的电性连接。
执行步骤S4，参考图7所示，在所述第二金属层130上形成覆盖膜层140’，所述覆盖膜层140’填充所述凹槽131，并覆盖所述第二金属层130。接着，参考图8所示，选择性刻蚀所述覆盖膜层140’，去除所述第二区域B上的及部分第一区域A上的覆盖膜层140’，形成覆盖层140，所述覆盖层140填充所述凹槽121。在本实施例中，所述覆盖层140为氧化硅、氮化硅或氮氧化硅中的一种或其组合，所述覆盖层的厚度为例如为等。本发明中，由于在第一金属层(顶层的金属线)上形成介质层及覆盖层，使得在第二金属层(焊垫)上进行针测时，探针不会扎穿所述第一金属层，使得第二金属层暴露在空气中影响第二金属层的性能。
参考图9所示，图9为半导体器件的俯视图，本发明中第二金属层130通过所述通孔结构与第一金属层110电性连接，第二金属层130上形成的凹槽由覆盖层140填充，使得第二金属层130的表面平整，并且，通孔结构位于介质层120的边缘处，使得第二金属层130的平整区域尽可能的大，从而便于在第二金属层上进行引线，便于后续的封装。
相应的，参考图8和图9所示，本发明还提供一种上述的半导体器件的制备方法形成的半导体器件，包括：
半导体衬底100；
位于所述半导体衬底100110的介质层120，所述介质层120包括具有暴露出部分所述第一金属层110的沟槽的第一区域A及完全覆盖所述第一金属层110的第二区域B；
覆盖所述介质层120且填充所述沟槽的第二金属层130，所述第二金属层130通过所述沟槽形成的通孔结构与所述第一金属层110电性连接，所述通孔结构上方的所述第二金属层130具有凹槽；
填充所述凹槽的覆盖层140。
综上所述，本发明提供半导体器件及其制备方法中，介质层中包括具有暴露出部分所述第一金属层的沟槽的第一区域及完全覆盖所述第一金属层的第二区域，所述第二金属层覆盖所述介质层，并填充所述第一区域中的所述沟槽形成通孔结构，所所通孔结构上方的所述第二金属层相应的具有凹槽，所述覆盖层填充所述凹槽，使得所述第二金属层与覆盖层形成平整的表面，，便于后续封装，且对半导体器件进行测试时探针不易扎穿第二金属层，从而提高半导体器件的性能及良率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。