半导体装置及其制造方法与流程

本发明涉及一种半导体装置及其制造方法，特别涉及一种有效地应用于与沟槽(trench)构造的IGBT等有关的半导体装置及其制造方法的技术。

背景技术：

已知如下沟槽构造的绝缘栅型双极晶体管(下面称为IGBT。)：在半导体衬底的主面设置沟槽，在该沟槽的内部隔着栅极绝缘膜埋设栅极电极。与平面(planar)构造的IGBT相比，沟槽构造的IGBT能够增大沟道密度并能够降低导通电压，因此近年来其应用领域逐渐增加。

另外，作为沟槽构造的IGBT，存在以下IGBT：在被彼此相邻的沟槽夹着的岛区中，沿着该岛区的长边方向交替地配置n型发射极区和p型接触区。在该IGBT中，使n型发射极区与p型基极区之间的pn结界面的在岛区长边方向上测得的发射极注入宽度窄来使栅极宽度窄，由此能够提高对于寄生晶闸管的闩锁耐量。

然而，在专利文献1所公开的纵型沟槽IGBT中，发射极注入宽度相对性地依赖于在岛区长边方向上定义的n型发射极区的表面的宽度(发射极区接触宽度)。因此，当使发射极注入宽度窄来使栅极宽度窄时，n型发射极区的表面积缩小，与电连接于该n型发射极区的发射极电极之间的接触电阻增加，因此存在导通电压变高的问题。

特别是，在沟槽构造的IGBT中，为了实现高电流密度化，存在使岛区的宽度窄来增加岛区的数量的趋势。因此，由于使岛区的宽度窄而n型发射极区的表面积缩小，与发射极电极之间的接触电阻增加，因此即使要实现岛区的微细化也需要尽可能确保发射极区的表面积。

专利文献1：日本特开2013-187440号公报

技术实现要素：

发明要解决的问题

本发明的目的在于提供一种能够实现在独立器件或功率IC中使用的IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化的技术。

用于解决问题的方案

为了实现上述目的，本发明的一个方式所涉及的半导体装置的宗旨在于，具备：第一导电型的漂移层；在漂移层上被彼此相邻的沟槽夹着的台面区；栅极电极，其隔着栅极绝缘膜设置于各沟槽的内部；第二导电型的基极区，其设置于台面区；第一导电型的发射极区，其在基极区的表层部沿着沟槽的长边方向周期性地配置有多个；以及第二导电型的接触区，其以夹着各发射极区的方式沿着长边方向与发射极区交替地进行配置，形成为比发射极区深，且蔓延到发射极区的正下方并相互分离。

另外，本发明的一个方式所涉及的半导体装置的制造方法的宗旨在于，包括以下工序：在第一导电型的半导体衬底的表层部形成第二导电型的基极区；向基极区的表层部的周期性的多个区，沿着一个方向选择性地注入呈第一导电型的第一杂质离子；按具有比多个区的排列图案的间隔宽的间隔、且与多个区的排列相同的排列间距的图案，且利用比第一杂质离子低的加速能量，向注入有第一杂质离子的多个区之间的基极区的表层部，沿着一个方向选择性地注入呈第一导电型的第二杂质离子；以及以在注入有第一杂质离子的区形成第二导电型的接触区、且在注入有第二杂质离子的区形成第一导电型的发射极区的方式，使第一杂质离子和第二杂质离子活性化。

发明的效果

根据本发明，能够实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。

附图说明

图1是本发明的第一实施方式所涉及的半导体装置的主要部分俯视图。

图2是表示沿着图1的IIa-IIa线的截面构造的主要部分截面图。

图3是表示沿着图1的IIb-IIb线的截面构造的主要部分截面图。

图4是表示沿着图1的IIc-IIc线的截面构造的主要部分截面图。

图5是放大表示图4的一部分的放大截面图。

图6是放大表示图4的一部分的放大截面图。

图7是放大表示图2的一部分的放大截面图。

图8是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图9是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图10是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图11是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图12是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(表示杂质导入用掩膜的平面图案的主要部分俯视图)。

图13是表示沿着图12的IIIa-IIIa线的截面构造的主要部分截面图。

图14是表示沿着图12的IIIb-IIIb线的截面构造的主要部分截面图。

图15是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(表示杂质导入用掩膜的平面图案的主要部分俯视图)。

图16是表示沿着图15的IVa-IVa线的截面构造的主要部分截面图。

图17是表示沿着图15的IVb-IVb线的截面构造的主要部分截面图。

图18是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图19是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIb-IIb线对应的位置处的主要部分截面图)。

图20是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIc-IIc线对应的位置处的主要部分截面图)。

图21是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图22是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图23是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图24是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图25是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图26是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图27是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图(与图1的IIa-IIa线对应的位置处的主要部分截面图)。

图28是表示用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的制造工序的一部分的工艺流程图。

图29是本发明的第二实施方式所涉及的半导体装置的主要部分俯视图。

图30是表示沿着图29的Va-Va线的截面构造的主要部分截面图。

图31是表示沿着图29的Vb-Vb线的截面构造的主要部分截面图。

图32是本发明的第三实施方式所涉及的半导体装置的主要部分俯视图。

图33是表示沿着图32的VIa-VIa线的截面构造的主要部分截面图。

图34是表示沿着图32的VIb-VIb线的截面构造的主要部分截面图。

图35是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图36是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图37是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(表示蚀刻用掩膜的平面图案的主要部分俯视图)。

图38是表示沿着图37的VIIa-VIIa线的截面构造的主要部分截面图。

图39是表示沿着图37的VIIb-VIIb线的截面构造的主要部分截面图。

图40是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图41是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图42是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图43是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图44是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图(与图32的VIa-VIa线对应的位置处的主要部分截面图)。

图45是表示本发明的第三实施方式所涉及的半导体装置的变形例的主要部分俯视图。

图46是本发明的第四实施方式所涉及的半导体装置的主要部分截面图。

图47是本发明的第四实施方式所涉及的半导体装置的主要部分截面图。

图48是图47中的A部分的放大图。

图49是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图50是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图51是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图52是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图53是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图54是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图55是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图56是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图57是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图58是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图59是用于说明本发明的第四实施方式所涉及的半导体装置的制造方法的图。

图60是本发明的第四实施方式所涉及的半导体装置的变形例的主要部分截面图。

具体实施方式

下面，参照附图来说明本发明的第一实施方式至第四实施方式所涉及的半导体装置。在下面的第一至第四实施方式的说明中，例示性地说明第一导电型为n型、第二导电型为p型的情况，但是也可以将导电型选择为相反的关系，将第一导电型设为p型，将第二导电型设为n型。另外，在本说明书和附图中，标记有n或p的层、区分别表示在该层、区中电子或空穴为多数载流子。另外，附记于n或p的+和-分别表示是与未附记+和-的半导体区相比杂质浓度相对高或相对低的半导体区。

此外，在下面的第一至第四实施方式的说明和附图中，对相同的结构标注同一标记，省略重复的说明。另外，为了易于观察或易于理解，第一至第四实施方式中说明的附图没有按照准确的刻度、尺寸比来描绘。只要不超出本发明的宗旨，本发明就不限定于下面说明的第一至第四实施方式的记载。

另外，在下面的一个实施方式中，将在同一平面内相互正交的第一方向和第二方向分别称为X方向和Y方向。在图1、图12、图13、图15、图29、图32、图37、图45中，将水平方向定义为X方向，将垂直方向定义为Y方向。

另外，在图2、图3、图7至图11、图13、图16至图19、图21至图27、图30、图31、图33至图36、图38至图44、图47至图60中，将水平方向定义为X方向。在图4至图6、图14、图17、图20、图46中，将水平方向定义为Y方向。

此外，在图5和图6中，为了易于观察附图，省略了表示截面的阴影线。

(第一实施方式)

<第一实施方式所涉及的半导体装置的构造>

作为本发明的第一实施方式所涉及的半导体装置1A，例示性地说明如图1至图4所示那样将半导体衬底的一部分构成为漂移层3的沟槽构造的IGBT。

如图1所示，在将漂移层3包括在内部的半导体衬底的主面内定义相互正交的X方向和Y方向，如图2所示，利用在X方向上彼此相邻的沟槽4分别划分出台面区5。根据图1可知，沟槽4和台面区5分别沿着X方向周期性地配置有多个，且构成沿着Y方向呈条状平行地延伸的平面图案。

沟槽构造的双极晶体管是将微细图案的多个晶体管单元2并联地电连接而成的。由此，成为得到大电流的多单元构造。图1至图3中作为第一实施方式所涉及的半导体装置1A的一部分例示性地示出了晶体管单元2和台面区5分别排列有三个的部分，但是不限定于此。

如图2所示，在漂移层3上挖出在X方向上彼此相邻的多条沟槽4。将以被该多条沟槽4中的彼此相向的一对沟槽4夹着的方式划分出的区定义为台面区5。多个沟槽4各自的内壁处设置有沿着内壁的栅极绝缘膜6。

栅极电极8隔着该栅极绝缘膜6设置于各沟槽4的内部。另外，根据图1至图3可知，在各晶体管单元2处具备设置于台面区5的表层部的第二导电型(p型)的基极区9。

另外，在该基极区9的表层部具备沿着Y方向周期性地配置有多个的第一导电型(n⁺型)的发射极区11。另外，以夹着各发射极区11的方式具备第二导电型(n⁺型)的接触区12。

发射极区11与接触区12沿着Y方向交替地配置有多个。并且，接触区12形成为深度比发射极区11深，且蔓延到发射极区11的正下方并相互分离。

另外，多个晶体管单元2具备由半导体衬底形成的共用的漂移层3以及设置于漂移层3的背面的第一导电型(n型)的缓冲层21和第二导电型(p⁺型)的集电极区22，来作为共用区。

漂移层3例如由单晶硅形成。各沟槽4和台面区5从台面区5的表面向深度方向延伸。沟槽4例如形成为宽度1μm左右、深度5μm～10μm左右，但是不限定于此。另外，台面区5的X方向上的宽度例如为0.1μm～1.0μm，例如可以是0.5μm。

栅极绝缘膜6例如由通过热氧化法得到的二氧化硅(SiO₂)膜形成。作为栅极绝缘膜6，除了使用通过热氧化法得到的膜以外，还能够使用作为通过化学气相沉积(CVD)法等形成的沉积膜的氧化硅膜和氮化硅(Si₃N₄)膜、或者将这些膜中的多个膜进行组合而得到的层叠膜。

特别是在要求高耐压的功率器件(电力用半导体装置)中，优选使用在致密性上有利的通过热氧化法得到的SiO₂膜。

对于栅极电极8，例如能够采用添加有杂质的多晶硅膜(掺杂多晶硅膜)来作为低电阻率的导电膜。基极区9形成为比沟槽4的底部的深度浅。当对栅极电极8施加阈值以上的电压时，在发射极区11的正下方的与沟槽4的侧壁接触的基极区9形成反转层的沟道。

发射极区11和接触区12形成为将作为彼此相向的侧壁部的、相邻的沟槽4的侧壁部连起来。另外，发射极区11和接触区12设置成与台面区5的X方向上的宽度同等的宽度。换言之，跨越位于台面区5的在X方向上彼此相向的位置的一对栅极绝缘膜6地形成发射极区11和接触区12。

基极区9形成为杂质浓度比漂移层3的杂质浓度高。发射极区11形成为杂质浓度比基极区9及接触区12的杂质浓度高。基于后述的降低发射极电极20与基极区9的接触电阻的目的，接触区12形成为杂质浓度比基极区9的杂质浓度高。

缓冲层21设置于漂移层3与集电极区22之间的位置。缓冲层21和集电极区22形成为杂质浓度比漂移层3的杂质浓度高。

n^-型的漂移层3例如以7×10¹³/cm³左右的杂质浓度形成。p型的基极区9例如以1×10¹⁷/cm³左右的杂质浓度形成。n⁺型的发射极区11例如以1×10²⁰/cm³左右的杂质浓度形成，p⁺型的接触区12在大致3×10¹⁸/cm³～3×10¹⁹/cm³的范围内例如以1×10¹⁹/cm³左右的杂质浓度形成。

另外，优选的是，n型的缓冲层21例如以1×10¹⁶/cm³左右的杂质浓度形成，p⁺型的集电极区22例如以1×10¹⁸/cm³左右的杂质浓度形成。

如图2和图3所示，以覆盖沟槽4和台面区5的整面的方式设置有例如由SiO₂膜形成的层间绝缘膜15。而且，以从层间绝缘膜15的表面到达台面区5的表面的方式贯穿层间绝缘膜15的接触孔16设置于层间绝缘膜15。

接触孔16如图1中点线所示那样在台面区5上沿着Y方向(台面区5的长边方向)延伸。接触孔16以在掩膜水平面上例如成为X方向上的宽度为0.5μm左右的条状或矩形的图案的方式设置。

如图2和图3所示，在接触孔16的内部，设置有沿着接触孔16的内壁以及在接触孔16的底部露出的发射极区11和接触区12的表面选择性地形成的势垒金属膜17。另外，在接触孔16的内部，隔着势垒金属膜17埋设有接触插塞19。

势垒金属膜17例如由从下侧起包括钛(Ti)膜/氮化钛(TiN)膜的复合膜形成。接触插塞19例如由作为高熔点金属的钨(W)膜形成。势垒金属膜17是以防止接触插塞19的金属原子扩散到台面区5的半导体中为目的而设置的。

这是由于，如果接触插塞19的金属原子扩散到台面区5的半导体中，则对台面区5造成损伤，接触电阻增加。在层间绝缘膜15的表面上不设置势垒金属膜17，势垒金属膜17选择性地设置于接触孔16的内部。

如图2至图4所示，在沟槽4上和台面区5上，以覆盖层间绝缘膜15和接触插塞19的方式设置有发射极电极20。该发射极电极20经由设置于接触孔16的内部的接触插塞19和势垒金属膜17来与各发射极区11及各接触区12电连接。

发射极电极20例如由铝(Al)膜、或者铝硅(Al-Si)、铝铜(Al-Cu)、铝铜硅(Al-Cu-Si)等铝合金膜形成。

在发射极电极20上，以覆盖该发射极电极20的方式设置有保护膜23。虽未进行图示，但是在该保护膜23上设置有用于将由发射极电极20的一部分形成的接合垫与外部电连接的接合开口等。保护膜23例如由聚酰亚胺系的绝缘树脂形成。

集电极电极24与集电极区22以形成低的接触电阻的方式电连接且金属性连接。集电极电极24例如由以金(Au)膜为最表层的包含多个金属(Al、Ni等)的复合层形成。

<第一实施方式所涉及的半导体装置的动作>

接着，使用图2和图3来说明第一实施方式所涉及的半导体装置的动作。

在对发射极电极20施加第一基准电位(例如0V)、对集电极电极24施加比第一基准电位高的第二基准电位(例如650V)的状态下，如果栅极电极8的电压为低于阈值的电压，则IGBT处于关断状态。

接着，使IGBT的发射极电极20与集电极电极24的电位差为0V。当通过未图示的栅极驱动电路经由栅极电阻对栅极电极8施加高于阈值的电压时，在p型的基极区9中的隔着栅极绝缘膜6而与栅极电极8相向的部分形成n型的反转层。该反转层为沟道。

接着，以使集电极电极24成为正向偏置的方式施加比集电极区22与缓冲层21之间的pn结的内建电压(约0.8V)高的电压。电子从发射极电极20穿过n⁺型的发射极区11、p型的基极区9的沟道并经由n-^-型的漂移层3注入到集电极区22。

并且，空穴从集电极区22经由缓冲层21注入到漂移层3。由此，IGBT成为导通状态。在该导通状态下，发射极电极20与集电极电极24之间的压降即为IGBT的导通电压。

为了使IGBT从导通状态变为关断状态，通过使发射极电极20与栅极电极8之间的电压为阈值以下，来将栅极电极8中蓄积的电荷经由栅极电阻放出到栅极驱动电路。

此时，原本反转为n型的沟道恢复为p型，沟道消失，由此不再进行电子的供给，IGBT变为关断状态。

<发射极区和集电极区的具体结构>

接着，说明发射极区11和接触区12。

如图5所示，沿着沟槽4的长边方向排列有多个n⁺型的发射极区11和多个p⁺型的接触区12，以夹着发射极区11的方式彼此相邻的接触区12形成为比发射极区11深。

而且，接触区12蔓延到发射极区11的正下方并相互分离。接触区12的深度d_bc例如为1.5μm左右，发射极区11的深度d_e例如为0.5μm左右。

如图5所示，接触区12的表面的在Y方向(沟槽4或台面区5的长边方向)上测得的长度即接触区接触宽度W_bc比发射极区11的表面的在Y方向上测得的长度即发射极区接触宽度W_e窄。接触区12及发射极区11经由接触插塞19及势垒金属膜17来与发射极电极20接触。

另外，将p⁺型的接触区12与p型的基极区9相接触的接触部-基极间界面12p的在Y方向上测得的、将接触部-基极间界面12p的Y方向上的两端连接的直线上的距离定义为“有效接触区宽度W_eff”。另外，将n⁺型的发射极区11与p型的基极区9相接触的发射极-基极间pn结界面11n1的在Y方向上测得的、将发射极-基极间pn结界面11n1的Y方向上的两端连接的直线上的距离定义为“发射极注入宽度W_inj”。

有效接触区宽度W_eff比发射极注入宽度W_inj宽。在第一实施方式中，例如，接触区接触宽度W_bc为2μm左右，发射极区接触宽度W_e为3μm左右，但是不限定于以上的值。

接触区接触宽度W_bc是接触区12的表面的长度，发射极区接触宽度W_e是发射极区11的表面的长度。另外，有效接触区宽度W_eff为4μm左右，发射极注入宽度W_inj为1μm左右。

如图6所示，发射极注入宽度W_inj的一半的长度A比发射极区11与接触区12相接触的发射极-接触部间pn结界面11n2的顺着沿Y方向的截面图上的曲线的爬电距离d_crp短。

如图1至图4所示，第一实施方式所涉及的半导体装置1A为n⁺型的发射极区11与p⁺型的接触区12沿着Y方向交替地配置的构造。在这种构造中，参照图5，通过使发射极注入宽度W_inj窄来使发射极区11正下方的栅极宽度窄，由此能够提高对于寄生晶闸管的闩锁耐量。

另外，通过使发射极区接触宽度W_e宽来使发射极区11的表面积大，由此能够实现低导通电阻化。

如图4至图6所示，在第一实施方式所涉及的半导体装置1A中，以夹着发射极区11的方式彼此相邻的接触区12形成为比发射极区11深。并且，蔓延到发射极区11正下方并相互分离。因此，与专利文献1所公开的纵型沟槽IGBT不同，发射极注入宽度W_inj不相对性地依赖于发射极区11的表面的在Y方向上测得的发射极区接触宽度W_e。

其结果，无需使经由接触插塞19和势垒金属膜17来与发射极电极20接触的发射极区接触宽度W_e变窄，而能够使发射极注入宽度W_inj变窄。反过来说，无需使发射极注入宽度W_inj变宽，而能够使发射极区接触宽度W_e宽。

其原因如下：发射极注入宽度W_inj是由蔓延到发射极区11的正下方的接触区12的分离距离来决定的，因此即使使发射极区接触宽度W_e宽从而发射极区11自身的长度变长，发射极注入宽度W_inj也不变化。

因而，第一实施方式所涉及的半导体装置1A无需使发射极区11的表面的发射极区接触宽度W_e变窄，而能够使发射极注入宽度W_inj变窄来使发射极区11正下方的总沟道长度短(使沟道密度低)。

另外，无需使发射极注入宽度W_inj宽，而使发射极区接触宽度W_e宽。由此，能够实现沟槽构造的IGBT的闩锁耐量的提高和低导通电压化。

此外，也可以是发射极区接触宽度W_e比接触区接触宽度W_bc小的情况。即，只要使与发射极区11接触的两个接触区12蔓延到发射极区11的底面的正下方来夹着发射极区11即可。

如图5所示，在n⁺型的发射极区11和p⁺型的接触区12沿着Y方向(沟槽4或台面区5的长边方向)交替地配置的构造中，发射极区11正下方的p型的基极区9为实质上形成沟道的区。因此，如果将发射极区接触宽度W_e和发射极注入宽度W_inj为相同长度的发射极区11周期性地形成，则与将发射极区11沿着Y方向呈条状连续地形成的以往构造相比，产生沟道密度变低的趋势。而且，有时导通电压随着沟道密度的降低而变高。

对此，为了增加沟道密度来使导通电压低，只要使发射极注入宽度W_inj变宽即可。但是，当使该发射极注入宽度W_inj变宽时，容易发生以下情况：在关断时穿过发射极区11正下方的空穴所引起的压降超过发射极区11与基极区9之间的pn结的内建电压，从而发生闩锁(latch-up)。在将接触区12也与发射极区11一起交替地重复配置时也会引起这种情况。

即，发射极区11如图2所示那样以将相邻的沟槽4连起来的方式进行设置，因此空穴必须沿图5的Y方向前进而流向p⁺型的接触区12。

因此，压降增加与发射极-基极间pn结界面11n1的长度即发射极注入宽度W_inj的长度相应的量，容易发生闩锁。因而，在将发射极区11和接触区12沿着Y方向交替地配置的构造中，无论如何也难以使发射极-基极间pn结界面11n1的长度即发射极注入宽度W_inj宽至超过规定的长度(数μm)。

因此，在第一实施方式所涉及的半导体装置中，使发射极区接触宽度W_e的长度与发射极注入宽度W_inj的长度不同。更具体地说，与发射极区11的两侧接触的接触区12比发射极区11深，且蔓延到发射极区11的底面的正下方来夹着发射极区11。

接触区12在该发射极区11的底面的正下方夹着的间隔(发射极注入宽度W_inj)的长度例如为0.1μm～2.0μm，更优选的是也可以为0.1μm～2.0μm。

另一方面，即使单纯使接触区12自身的Y方向上的长度相对地短来增加发射极区的比例(个数)，也能够增加沟道密度。然而，如果单纯使接触区12自身的Y方向上的长度相对地短来增加发射极区11的比例(个数)，则空穴的电流密度在发射极区11正下方增加。其原因如下：电子的注入增加，由此，被沟道中的电子吸引而流过来的空穴的浓度也增加。

闩锁不仅由空穴所经过之处的电阻成分决定，还由空穴的电流密度决定。因此，若仅使接触区12自身的Y方向上的长度相对地短来增加发射极区11的比例(个数)，那么虽然沟道密度增加，但仍然容易发生闩锁。

在使发射极注入宽度W_inj固定时，能够通过使有效接触区宽度W_eff宽来使上述的空穴电流密度小。在第一实施方式所涉及的半导体装置1A中，如上所述，接触区接触宽度W_bc比发射极区接触宽度W_e窄。另外，有效接触区宽度W_eff比发射极注入宽度W_inj宽。

通过设为这种结构，能够使有效接触区宽度W_eff比接触区接触宽度W_bc宽。因此，能够提高被沟道中的电子吸引而流过来的空穴沿着电势还流向p⁺型的接触区12的比例。

其结果，n⁺型的发射极区11正下方的空穴电流密度变小。由此，即使使接触区12的表面的接触区接触宽度W_bc相对地窄、并增加发射极区接触宽度W_e的比例来增加沟道密度，也能够提高发射极区11的闩锁耐量。并且，能够增加沟道密度，因此能够使导通电压低。

发射极区11正下方的基极区9的电阻率比接触区12的电阻率高。然而，在第一实施方式中，如图6所示，发射极注入宽度W_inj的一半的长度A比爬电距离d_crp短。因此，能够使发射极区11正下方的基极区9的从发射极注入宽度W_inj的中心到接触区12的电阻R1小，从而能够实现闩锁耐量的提高。

另外，接触区12形成为比发射极区11深且蔓延到发射极区11的底面正下方，因此能够将空穴电流I_hole分散到接触区12侧。由此，能够将在发射极区11正下方积存的空穴迅速地经由接触区12抽出到发射极电极20。

此外，关于闩锁耐量，能够通过使接触区12比发射极区11深来使饱和电流值低，由此提高闩锁耐量，但是，如果过深则闩锁耐量降低。因而，优选的是，接触区的深度d_bc比发射极区11的深度d_e深0.5μm以上且2μm以下。

另外，如图7所示，势垒金属膜17的上缘部17d以具有高度差的方式比接触孔16的上缘部16d低。另外，接触插塞19的表面19a为中央部凹陷的凹面形状。通过像这样将接触插塞19的表面19a设为凹面形状，能够增加该接触插塞19与该接触插塞19的上层的发射极电极20的接触面积。

因此，能够使发射极区11及接触区12与发射极电极20的接触电阻低。其结果，即使随着微细化而接触孔16的宽度缩小，也能够实现IGBT的低导通电压化。

<第一实施方式的半导体装置的制造方法>

接着，使用图8至图28来说明第一实施方式所涉及的半导体装置的制造方法。在下面的说明中，说明以下情况：在将用于形成发射极区11的杂质离子以及用于形成接触区12的杂质离子注入到基极区9的表层部之后，将使这些杂质离子活性化的热处理一并实施。但是，本发明不限定于这种过程。

(a)首先，准备n^-型的半导体衬底3_SUB。然后，如图8所示，在半导体衬底3_SUB的主面形成多条沟槽4，并且形成以被彼此相邻的沟槽4夹着的方式划分出的台面区5。如图1所示，沟槽4和台面区5例如由宽度1μm、深度5μm～10μm左右的条状的平行图案形成。

使用光刻技术并通过例如RIE等干蚀刻来对半导体衬底3_SUB的主面选择性地进行蚀刻，由此形成沟槽4。其结果，沿着X方向(沟槽4或台面区5的宽度方向)配置多个台面区5。

(b)接着，在半导体衬底3_SUB的主面，例如通过热氧化处理来在沟槽4的内部形成由SiO₂膜形成的栅极绝缘膜6。在该工序中，栅极绝缘膜6还形成在半导体衬底3_SUB的主面的、台面区5的上部表面，遍及沟槽4的内部和台面区5的上部表面且连续地形成栅极绝缘膜6。

接着，如图9所示，在半导体衬底3_SUB的主面以将沟槽4的内部填满的方式形成例如低电阻率的掺杂多晶硅膜来作为栅极材料7。栅极材料7例如相对于1μm的沟槽宽度以1μm左右的膜厚形成。

(c)接着，通过RIE等干蚀刻对栅极材料7进行回蚀(etch back)，由此，如图10所示那样选择性地去除沟槽4上和台面区5上的栅极材料7，在沟槽4的内部形成由栅极材料7形成的栅极电极8。在该工序中，栅极电极8选择性地隔着栅极绝缘膜6被埋入到沟槽4的内部，半导体衬底3_SUB的主面侧变为大致平坦。

另外，在该工序中，以对栅极绝缘膜6具有选择性的蚀刻速率(etching rate)对栅极材料7进行回蚀，由此台面区5上的栅极绝缘膜6作为蚀刻阻挡件而发挥功能，能够防止台面区5的上部表面被蚀刻。

(d)接着，通过湿蚀刻等来选择性地去除台面区5的上部表面的栅极绝缘膜6，从而使台面区5的上部表面露出。然后，如图11所示，在台面区5的表层部形成p型的基极区9。例如将硼离子(¹¹B⁺)或二氟化硼离子(⁴⁹BF₂⁺)作为呈p型的杂质离子来进行注入，之后实施使注入的杂质离子活性化的热处理，由此形成该基极区9。

该基极区9形成为比沟槽4浅。例如，相对于5μm～10μm的沟槽4的深度，基极区9形成为2μm～8μm左右的深度。此外，在该第一实施方式中，在沟槽4的内部形成栅极电极8之后形成基极区9，但是也可以在半导体衬底3_SUB的主面形成沟槽4之前，在半导体衬底3_SUB的主面的表层部整面形成基极区9。在该情况下，沟槽4以穿透基极区9的方式形成于半导体衬底3_SUB的主面。

(e)接着，向基极区9的表层部的周期性的多个区，沿着Y方向选择性地注入呈p型的第一杂质离子。具体地说，首先，如图12至图14所示，在基极区9的表层部上，沿Y方向隔开规定的间隔b1地形成多个作为杂质导入用掩膜的第一掩膜RM1。

在半导体衬底3_SUB的主面上的整面形成感光性抗蚀膜，之后对该感光性抗蚀膜实施感光和显影处理等来加工为规定的图案，由此形成第一掩膜RM1。第一掩膜RM1由以横穿彼此相邻的台面区5之间的沟槽4的方式沿X方向连续地延伸的条状的平行图案形成。第一掩膜RM1例如形成为4μm左右的宽度a1，沿着Y方向按2μm左右的间隔b1、且6μm左右的排列间距(pitch)排列。

(f)然后，如图13和图14所示，向在Y方向上彼此相邻的第一掩膜RM1之间的基极区9的表层部选择性地注入作为第一杂质离子的例如硼离子(¹¹B⁺)。在此，图13是表示沿着图12的IIIa-IIIa线的截面构造的主要部分截面图。图14是表示沿着图12的IIIb-IIIb线的截面构造的主要部分截面图。例如在剂量为1×10¹⁵/cm²～1×10¹⁶/cm²左右、加速能量为120keV左右的条件下进行硼离子(¹¹B⁺)的注入。在该工序中，在基极区9的表层部，作为第一杂质离子(硼离子(¹¹B⁺))的注入区的第一杂质离子注入区12A沿着Y方向按第一掩膜RM1的排列间距MP1周期性地排列多个。

(g)接着，在去除第一掩膜RM1之后，向多个第一杂质离子注入区12A之间的基极区9的表层部，沿着Y方向选择性地注入呈n型的第二杂质离子。按比多个第一杂质离子注入区12A的排列图案的间隔宽的间隔、且与多个第一杂质离子注入区12A的排列间距相同的排列间距，且利用比第一杂质离子低的加速能量，来进行该注入。

具体地说，首先，如图15至图17所示，按与第一掩膜RM1的排列间距相同的排列间距MP2形成第二掩膜RM2。在第一杂质离子注入区12A上，与相邻的第一掩膜RM1之间的间隔b1相比，该第二掩膜RM2的同一方向上的间隔b2宽，与第一掩膜RM1的宽度a1相比，该第二掩膜RM2的同一方向上的宽度a2窄。

与上述的第一掩膜RM1同样地，通过将在半导体衬底3_SUB的主面上的整面形成的感光性抗蚀膜加工为规定的图案来形成第二掩膜RM2。

另外，第二掩膜RM2与上述的第一掩膜RM1同样地，由以横穿彼此相邻的台面区5之间的沟槽4的方式沿X方向连续地延伸的条状的平行图案形成。第二掩膜RM2例如形成为3μm左右的宽度a2，沿着Y方向按3μm左右的间隔b2、且与第一掩膜RM1的排列间距同样的排列间距排列。

(h)然后，如图16和图17所示，向彼此相邻的第二掩膜RM2之间的基极区9的表层部，利用比第一杂质离子(硼离子(^11B+))低的加速能量选择性地注入第二杂质离子。作为第二杂质离子，例如能够使用砷离子(⁷⁵As⁺)。

在此，图16是表示沿着图15的IVa-IVa线的截面构造的主要部分截面图。图17是表示沿着图15的IVb-IVb线的截面构造的主要部分截面图。例如在剂量为1×10¹⁵/cm²～1×10¹⁶/cm²左右、加速能量为120keV左右的条件下进行砷离子(⁷⁵As⁺)的注入。

在该工序中，如图17所示，在第一杂质离子注入区12A之间的基极区9的表层部，作为第二杂质离子(砷离子(⁷⁵As⁺))的注入区的第二杂质离子注入区11A比第一杂质离子注入区12A浅。并且，多个第二杂质离子注入区11A按与第一杂质离子注入区12A的排列间距相同的排列间距排列。

另外，与彼此相邻的第一掩膜RM1之间的间隔b1相比，第二掩膜RM2的Y方向上的宽度a2宽。另一方面，与第一掩膜RM1的Y方向上的宽度a1相比，彼此相邻的第二掩膜RM2之间的间隔b2窄。因此，如图17所示，第二杂质离子注入区11A的一部分与第一杂质离子注入区12A的一部分重叠。

(i)接着，在去除第二掩膜RM2之后，使第一杂质离子和第二杂质离子活性化。即，在注入有第一杂质离子(硼离子(¹¹B⁺))的第一杂质离子注入区12A形成p⁺型的接触区12。另外，在注入有第二杂质离子(砷离子(⁷⁵As⁺))的第二杂质离子注入区11A形成n⁺型的发射极区11。

具体地说，将使注入的硼离子(¹¹B⁺)和砷离子(⁷⁵As⁺)活性化的热处理一并实施。由此，如图18至图20所示，形成添加有作为第二杂质离子的砷离子(⁷⁵As⁺)的n⁺型的发射极区11以及添加有作为第一杂质离子的硼离子(¹¹B⁺)的p⁺型的接触区12。

在此，图18是与图1的IIa-IIa线对应的位置处的主要部分截面图。图19是与图1的IIb-IIb线对应的位置处的主要部分截面图。图20是与图1的IIc-IIc线对应的位置处的主要部分截面图。

在该工序中，以比硼离子(¹¹B⁺)的剂量高的剂量注入砷离子(⁷⁵As⁺)。因此，如图20所示，注入有硼离子(¹¹B⁺)的区的一部分与注入有砷离子(⁷⁵As⁺)的区的一部分相重叠的区成为n⁺型的发射极区11。

另外，在该工序中，如以下那样选择性地注入砷离子(⁷⁵As⁺)。即，注入有砷离子(⁷⁵As⁺)的第二杂质离子注入区11A的排列图案的间隔比注入有第一杂质离子(硼离子(¹¹B⁺))的多个第一杂质离子注入区12A的排列图案的间隔宽。另外，按与多个第一杂质离子注入区12A的排列间距相同的排列间距，且利用比第一杂质离子低的加速能量注入第二杂质离子注入区11A。

另外，第二杂质离子注入区11A是沿着Y方向向多个第一杂质离子注入区12A之间的基极区9的表层部进行注入的。因此，能够设为以下构造：如图20所示，以夹着发射极区11的方式彼此相邻的接触区12形成为比发射极区11深，且蔓延到发射极区11正下方并相互分离。

另外，图20所示的发射极注入宽度W_inj依赖于相邻的接触区12的Y方向上的分离距离、即第一掩膜RM1的Y方向上的宽度a1。

因此，能够抑制因用于形成接触区12的第一掩膜RM1与用于形成发射极区11的第二掩膜RM2的对位偏移引起的发射极注入宽度W_inj的偏差。另外，能够设为以下构造：如图5所示，集电极区接触宽度W_bc比发射极区接触宽度W_e窄，有效接触区宽度W_eff比发射极注入宽度W_inj宽。

此外，根据配置，也可以使第二杂质离子注入区11A的一部分与第一杂质离子注入区12A的一部分之间有最大0.3μm左右不重叠。通过由前述的热处理进行的扩散，能够实现以下构造：如图4所示，与发射极区11的两侧接触的接触区12比发射极区11深，且蔓延到发射极区11的底面的正下方来夹着发射极区11。

(j)接着，如图21所示，在半导体衬底3_SUB的包括沟槽4上和台面区5上的主面上的整面，例如通过CVD法来形成由SiO₂膜形成的层间绝缘膜15。然后，使用光刻技术和干蚀刻技术等，开出以从层间绝缘膜15的上部表面到达台面区5的上部表面的方式贯穿层间绝缘膜15的接触孔16。

该接触孔16如图1中点线所示那样在台面区5上沿着Y方向(沟槽4或台面区5的长边方向)形成为条状的平行平面图案。另外，跨越设置于台面区5的表层部的发射极区11和接触区12地形成接触孔16。

接着，如图22所示，例如通过PVD法沿着接触孔16的内壁、台面区5的表面以及层间绝缘膜15的表面形成势垒金属膜17。势垒金属膜17由从下侧起包括钛(Ti)膜/氮化钛(TiN)膜的复合膜形成。钛膜例如以40nm左右的膜厚形成。氮化钛膜例如以100nm左右的膜厚形成。

(k)接着，如图23所示，以将接触孔16的内部填满的方式，例如通过CVD法形成钨(W)膜来作为插塞材料18。插塞材料18例如相对于接触孔16的0.5μm宽度以0.7μm左右的膜厚形成。在该工序中，与通过溅射法形成的铝膜、铝合金膜相比，通过CVD法形成的钨膜在微细的台阶部中的台阶覆盖率(step coverage)上优异。

因此，即使台面区5的X方向上的宽度由于微细化而缩小从而接触孔16的横纵比(aspect ratio)变高，也能够以良好的台阶覆盖率在该接触孔16的内部填满钨膜。另外，接触孔16的X方向上的宽度与深度的横纵比(宽度/深度)可以是0.8～1.5左右。

(l)接着，通过RIE等干蚀刻对插塞材料18和势垒金属膜17进行回蚀，由此选择性地去除接触孔16上和层间绝缘膜15上的插塞材料18。另外，选择性地去除层间绝缘膜15上的势垒金属膜17，如图24所示，将由插塞材料18形成的接触插塞19埋入到接触孔16的内部。

并且，形成选择性地残存于接触孔16的内部的势垒金属膜17。在该工序中，接触插塞19选择性地隔着势垒金属膜17被埋入到接触孔16的内部，层间绝缘膜15的表面侧变为大致平坦。

另外，在该工序中，如图4所示，接触插塞19经由势垒金属膜17来与设置于基极区9的表层部的n⁺型的发射极区11及p⁺型的接触区12电连接。

另外，如图24所示，残存于接触孔16的内部的势垒金属膜17的上缘部17d以具有高度差的方式比接触孔16的上缘部16d低。另外，接触插塞19的表面19a形成为中央部凹陷的凹面形状。

(m)接着，在半导体衬底3_SUB的包括层间绝缘膜15上和接触插塞19上的主面上的整面，通过溅射法等形成例如由Al膜或者Al-Si、Al-Cu、Al-Cu-Si等铝合金膜形成的金属膜。

之后，通过蚀刻来进行该金属膜的图案化，如图25所示，在层间绝缘膜15上形成与接触孔16内的势垒金属膜17及接触插塞19接触并电连接的发射极电极20。

在该工序中，发射极电极20如图4所示那样经由接触插塞19和势垒金属膜17来与设置于p型的基极区9的表层部的n⁺型的发射极区11及p⁺型的接触区12电连接。与发射极电极20接触的接触插塞19的表面19a为中央部凹陷的凹面形状。

因此，与接触插塞19的表面平坦的情况相比，发射极电极20与接触插塞19的接触面积增加，能够使发射极区11及接触区12与发射极电极20之间的接触电阻低。

(n)接着，通过图28的衬底背面磨削工序S11，例如通过背面研磨法对半导体衬底3_SUB的背面进行磨削来使半导体衬底3_SUB的厚度变薄。

接着，通过图28的缓冲层和集电极区形成工序S12，如图26所示，在半导体衬底3_SUB的背面的表层部形成n型的缓冲层21和p⁺型的集电极区22。

作为缓冲层21和集电极区22的形成方法，首先，向半导体衬底3_SUB的背面注入作为呈n型的杂质离子的例如磷离子(³¹P⁺)，并且注入作为呈p型的杂质离子的例如硼离子(¹¹B⁺)。之后，通过实施使所注入的杂质离子活性化的热处理来形成缓冲层21和集电极区22。

缓冲层21形成于相对于半导体衬底3_SUB的背面而言在深度方向上比集电极区22深的位置，剩余的半导体衬底3_SUB成为漂移层3。用于形成n型的缓冲层21的杂质离子是在加速能量比用于形成p型的集电极区22的杂质离子的加速能量高的条件下注入的。通过该工序，多个构成沟槽构造的IGBT的晶体管单元2并排形成。

(o)接着，通过图28的保护膜形成工序S13，如图27所示，在发射极电极20的整面覆盖例如由聚酰亚胺系的绝缘树脂形成的保护膜23。然后，通过图28的寿命控制工序S14，如图27所示，从半导体衬底3_SUB的主面侧的上方朝半导体衬底3_SUB的主面照射电子射线、氦(He)射线或X射线等带电粒子。所照射的带电粒子破坏半导体衬底3_SUB中的晶体来诱发缺陷，由此进行寿命控制。

(p)接着，通过图28的氢退火工序S15，对半导体衬底3_SUB实施氢退火，进行在上一级的图28的寿命控制工序S14中通过照射带电粒子而生成的缺陷的恢复、IGBT的阈值变动的恢复。氢退火是通过将半导体衬底3_SUB在例如摄氏360度左右的氢环境中暴露约60分钟来进行的。

在该工序中，氢(H₂)无法穿过包括钛膜的势垒金属膜17。但是，如图27所示，势垒金属膜17被选择性地形成于接触孔16的内部，在层间绝缘膜15的表面没有设置势垒金属膜17。因此，氢从半导体衬底3_SUB的主面侧的上方穿过保护膜23、发射极电极20、层间绝缘膜15等。

因此，能够容易地向半导体衬底3_SUB的主面供给氢，能够充分地获得氢退火的效果、即充分地进行通过照射带电粒子而生成的缺陷的恢复、IGBT的阈值变动的恢复。最后，通过图28的集电极电极形成工序S16，在集电极区22形成集电极电极24。由此，图1至图7所示的本发明的第一实施方式所涉及的半导体装置1A的晶圆工艺大致完成。

此外，本发明的第一实施方式所涉及的半导体装置1A的制造方法并非必须应用寿命控制工序S14和氢退火工序S15。对于IGBT的导通电压降低和开关损耗(关断损耗等)降低，一般采用降低从集电极区22注入空穴的空穴注入效率的方法。

因此，在不是特别需要使少数载流子的寿命降低的情况下，也可以不进行前述的寿命控制工序S14和氢退火工序S15。

如以上所说明的那样，在本发明的第一实施方式所涉及的半导体装置1A的制造方法中，如以下那样选择性地注入砷离子(⁷⁵As⁺)。即，在注入有第一杂质离子(硼离子(¹¹B⁺)的第一杂质离子注入区12A上，与相邻的第一掩膜RM1之间的间隔b1相比，第二掩膜RM2之间的间隔b2宽。另外，与第一掩膜RM1的宽度a1相比，第二掩膜RM2的宽度a2窄。

另外，使用按与第一掩膜RM1的排列间距MP1相同的排列间距MP2进行配置的第二掩膜RM2，向第一杂质离子注入区12A之间的基极区9的表层部注入砷离子(⁷⁵As⁺)。砷离子(⁷⁵As⁺)的注入是选择使投影射程比第一杂质离子的投影射程浅的加速能量来进行的。

因而，根据第一实施方式所涉及的半导体装置1A的制造方法，如图5和图20所示，以夹着发射极区11的方式彼此相邻的接触区12形成为比发射极区11深。另外，能够设为以下构造：以夹着发射极区11的方式彼此相邻的接触区12蔓延到发射极区11正下方并相互分离。

另外，能够抑制因图12和图14所示的第一掩膜RM1与用于形成发射极区11的图15和图17所示的第二掩膜RM2的对位偏移引起的发射极注入宽度W_inj的偏差。另外，能够设为以下构造：如图5所示，集电极区接触宽度W_bc比发射极区接触宽度W_e窄，有效接触区宽度W_eff比发射极注入宽度W_inj宽。

另外，在本发明的第一实施方式所涉及的半导体装置1A的制造方法中，如前所述，也可以根据需要来实施寿命控制工序中的带电粒子的照射以及氢退火工序。

在该情况下，在进行在上一级的寿命控制工序中通过照射带电粒子而生成的缺陷的恢复、IGBT的阈值变动的恢复时，氢无法穿过钛膜。而且，包括钛膜的势垒金属膜17被选择性地形成于接触孔16的内部，在层间绝缘膜15的表面未设置包括钛膜的势垒金属膜17。

因此，氢能够容易地从半导体衬底3_SUB的主面侧的上方经过保护膜23、发射极电极20、层间绝缘膜15等供给至半导体衬底3_SUB的主面。由此，能够充分地获得氢退火的效果、即充分地进行通过照射带电粒子而生成的缺陷的恢复、IGBT的阈值变动的恢复。

另外，能够使用势垒金属膜17，因此能够抑制因接触插塞19中的原子的扩散引起的接触电阻的增加。其结果，能够使IGBT的开关速度快。

另外，在本发明的第一实施方式所涉及的半导体装置1A的制造方法中，通过插塞材料18的回蚀来去除层间绝缘膜15上的势垒金属膜17，将势垒金属膜17选择性地形成于接触孔16的内部。由此，能够减少制造工序数，能够实现具有开关速度快的IGBT的半导体装置1A的低成本化。

另外，在本发明的第一实施方式所涉及的半导体装置1A的制造方法中，通过插塞材料18的回蚀来去除层间绝缘膜15上的势垒金属膜17。另外，形成选择性地残存于接触孔16的内部的势垒金属膜17。因此，接触孔16的内部的势垒金属膜17能够通过自对准来形成于接触孔16。

因而，不需要考虑相对于接触孔16的位置的、势垒金属膜17的图案化的位置偏离，因此能够容易地制造由微细的晶体管单元2构成的IGBT。

此外，在第一实施方式所涉及的半导体装置1A的制造中，说明了以下情况：首先将用于形成发射极区11的第二杂质离子和用于形成接触区12的第一杂质离子注入到基极区9的表层部。之后，将使这些杂质离子活性化的热处理一并实施来形成发射极区11和接触区12，但是本发明并不限定于此。

例如，也可以通过分开的工序进行各自的热处理。在该情况下，可以先形成发射极区11和接触区12中的任一个。但是，作为呈p型的杂质离子的硼离子(¹¹B⁺)、二氟化硼离子(⁴⁹BF₂⁺)相比于作为呈n型的杂质离子的砷离子(⁷⁵As⁺)、磷离子(³¹P⁺)而言扩散系数大。

因此，优选的是，先注入作为p型的杂质离子的硼离子(¹¹B⁺)、二氟化硼离子(⁴⁹BF₂⁺)，先实施使该杂质离子活性化的热处理。

(第二实施方式)

在上述的第一实施方式中，说明了具有单体的IGBT的作为独立器件的半导体装置1A。与此相对，在第二实施方式中，说明将沟槽构造的IGBT与二极管进行集成化而得到的半导体装置1B。

如图29至图31所示，本发明的第二实施方式所涉及的半导体装置1B将例如由单晶硅形成的n^-型的半导体衬底的一部分构成为漂移层3。而且，第二实施方式所涉及的半导体装置1B是在半导体衬底中将沟槽构造的IGBT与二极管反并联地连接而成的逆导型IGBT(Reverse Conducting IGBT、RC-IGBT)。

如图29所示，在将漂移层3包括在内部的半导体衬底的主面内定义相互正交的X方向和Y方向。另外，如图30和图31所示，在半导体衬底的主面内，利用在X方向上彼此相邻的沟槽4来划分出包括晶体管用台面区5a、二极管用台面区5b以及浮动用台面区5c的多个台面区5。根据图29可知，沿X方向周期性地配置有多个沟槽4。

晶体管用台面区5a和二极管用台面区5b例如沿着X方向交替地分别周期性地配置有多个。浮动用台面区5c例如配置于晶体管用台面区5a与二极管用台面区5b之间，实现集成化构造。沟槽4、晶体管用台面区5a、二极管用台面区5b以及浮动用台面区5c分别构成沿着Y方向呈条状平行地延伸的平面图案。

沟槽构造的IGBT为将微细图案的多个晶体管单元2a并联地电连接来得到大电流的多单元构造。另外，二极管也为将微细图案的多个二极管单元2b并联地电连接来得到高耐压的多单元构造。

图29至图31中作为第二实施方式所涉及的半导体装置1B的一部分例示晶体管单元2a、二极管单元2b、晶体管用台面区5a、二极管用台面区5b以及浮动用台面区5c分别排列有一个的部分。

但是，本发明不限定于此。

如图30和图31所示，在漂移层3上，挖出在X方向上彼此相邻的多条沟槽4。定义出以被该多条沟槽4中的彼此相向的一对沟槽4夹着的方式划分出的多个台面区5(晶体管用台面区5a、二极管用台面区5b、浮动用台面区5c)。

沿着多个沟槽4的各个沟槽的内壁设置栅极绝缘膜6，栅极电极8隔着该栅极绝缘膜6设置于各沟槽4的内部。

另外，根据图29至图31可知，晶体管单元2a具备设置于晶体管用台面区5a的表层部的p型的基极区9以及在该基极区9的表层部沿着Y方向周期性地配置有多个的n⁺型的发射极区11。

另外，晶体管单元2a具备p⁺型的接触区12，该接触区12以夹着各发射极区11的方式沿着Y方向与发射极区11交替地配置有多个，形成为比发射极区11深，且蔓延到发射极区11的正下方并相互分离。

另外，晶体管单元2a具备由半导体衬底形成的共用的漂移层3以及设置于漂移层3的背面的n型的缓冲层21和第二导电型的高杂质浓度的集电极区22，来作为共用区。

在后述的二极管单元2b与晶体管单元2a之间，形成有浮动用台面区5c。在浮动用台面区5c形成有电浮动的p型的浮动区9a，在该浮动区9a中没有形成发射极区11，且浮动区9a不与发射极电极20电连接。

在与浮动用台面区5c相向的另一个主面侧(背面)，延伸有与晶体管单元2a相向的背面的集电极区22。

二极管单元2b具备设置于二极管用台面区5b的表层部的第二导电型的阳极区29。另外，二极管单元2b具备由半导体衬底形成的共用的漂移层3、设置于漂移层3的背面的表层部的第一导电型的缓冲层21以及与二极管用台面区5b相向地设置于漂移层3的背面的表层部的第一导电型的高杂质浓度的阴极区22b。

阳极区29形成为比沟槽4浅，例如与基极区9在同一工序中形成。阴极区22b与n⁺型的集电极区22一起配置于相对于漂移层3的背面而言在深度方向上比缓冲层21浅的位置，且与设置于漂移层3的背面的集电极电极24电连接且金属性连接。阴极区22b以比缓冲层21的杂质浓度高的杂质浓度形成。

以覆盖沟槽4、晶体管用台面区5a、二极管用台面区5b以及浮动用台面区5c的整面的方式设置有层间绝缘膜15。

而且，以从层间绝缘膜15的表面到达晶体管用台面区5a的方式贯穿层间绝缘膜15的接触孔16a设置于层间绝缘膜15。另外，以从层间绝缘膜15的表面到达二极管用台面区5b的方式贯穿层间绝缘膜15的接触孔16b设置于层间绝缘膜15。

接触孔16a如图29中点线所示那样在晶体管用台面区5a上沿着Y方向(沟槽4或晶体管用台面区5a的长边方向)延伸，设置成与发射极区11及接触区12的排列位置对应。

接触孔16b如图29中点线所示那样在二极管用台面区5b上沿着Y方向(沟槽4或二极管用台面区5b的长边方向)延伸，设置成与阳极区29相向。接触孔16a及16b与前述的第一实施方式的接触孔16同样地，例如构成为宽度0.5μm的条状的平行平面图案。

如图30和图31所示，与第一实施方式的接触孔16同样地，在接触孔16a的内部设置有势垒金属膜17。该势垒金属膜17沿着接触孔16a的内壁以及在接触孔16a的底部露出的发射极区11和接触区12的表面选择性地形成。

另外，在接触孔16a的内部，隔着势垒金属膜17埋设有接触插塞19。在接触孔16b的内部，也与第一实施方式的接触孔16同样地，设置有沿着接触孔16a的内壁以及在接触孔16b的底部露出的阳极区29的表面选择性地形成的势垒金属膜17。

另外，在接触孔16b的内部，也隔着势垒金属膜17埋设有接触插塞19。在层间绝缘膜15的表面上不设置势垒金属膜17，势垒金属膜17选择性地设置于接触孔16a及16b各自的内部。

如图30和图31所示，在沟槽4上和台面区5，以覆盖层间绝缘膜15和接触插塞19的方式设置有发射极电极20。该发射极电极20经由设置于接触孔16a的内部的接触插塞19和势垒金属膜17来与各发射极区11及各接触区12电连接。

另外，该发射极电极20经由设置于接触孔16b的内部的接触插塞19和势垒金属膜17来与阳极区29电连接。在发射极电极20上，以覆盖该发射极电极20的方式设置有保护膜23。

在漂移层3的背面，以覆盖该背面的方式设置有集电极电极24。集电极电极24与集电极区22及阴极区22b以形成低的接触电阻的方式电连接且金属性连接。

第二实施方式所涉及的n⁺型的发射极区11和p⁺型的接触区12为与前述的第一实施方式所涉及的n⁺型的发射极区11和p⁺型的接触区12同样的结构。即，参照图5，以夹着n⁺型的发射极区11的方式彼此相邻的p⁺型的接触区12形成为比发射极区11深。而且，接触区12蔓延到发射极区11的正下方并相互分离。

另外，接触区12的接触区接触宽度W_bc比经由接触插塞19和势垒金属膜17来与发射极电极20接触的发射极区11的表面的发射极区接触宽度W_e窄。另外，接触部-基极间界面12p的在Y方向上测得的有效接触区宽度W_eff比发射极-基极间pn结界面11n1的在Y方向上测得的发射极注入宽度W_inj宽。

另外，参照图6，发射极-基极间pn结界面11n1的在Y方向上测得的发射极注入宽度W_inj的一半的长度A比发射极-接触部间pn结界面11n2的顺着沿Y方向的截面图上的曲面的爬电距离d_crp短。

另外，第二实施方式所涉及的势垒金属膜17及接触插塞19为与上述的第一实施方式所涉及的势垒金属膜17及接触插塞19同样的结构。即，参照图7，势垒金属膜17的上缘部17d以具有高度差的方式比与接触孔16a及16b对应的接触孔16的上缘部16d低。另外，接触插塞19的表面19a为中央部凹陷的凹面形状。

另外，第二实施方式所涉及的半导体装置1B与前述的第一实施方式所涉及的半导体装置1A不同，半导体装置1B具备构成二极管的二极管单元2b以及浮动用台面区5c。因此，主要变更杂质导入用的掩膜图案，由此能够以与前述的第一实施方式所涉及的半导体装置1A大致同样的制造方法来形成第二实施方式所涉及的半导体装置1B。

因而，在这样构成的第二实施方式所涉及的半导体装置1B中，也能够获得与上述的第一实施方式所涉及的半导体装置1A同样的效果。

(第三实施方式)

<第三实施方式所涉及的半导体装置的构造>

如图32至图34所示，本发明的第三实施方式所涉及的半导体装置1C为与上述的本发明的第一实施方式所涉及的半导体装置1A大致同样的结构，但是栅极绝缘膜36的结构不同。第三实施方式所涉及的半导体装置1C具备膜厚不同的栅极绝缘膜36来代替第一实施方式的栅极绝缘膜6。

如图32至图34所示，本发明的第三实施方式所涉及的半导体装置1C与上述的第一实施方式所涉及的半导体装置1A同样地，具备由半导体衬底的一部分构成的漂移层3。另外，第三实施方式所涉及的半导体装置1C具备在漂移层3上以被在X方向上彼此相邻的沟槽4夹着的方式划分出的台面区5以及隔着栅极绝缘膜36设置于沟槽4的内部的栅极电极8。

另外，第三实施方式所涉及的半导体装置1C具备设置于台面区5的表层部的p型的基极区9以及在该基极区9的表层部沿着Y方向周期性地配置有多个的n⁺型的发射极区11。

另外，第三实施方式所涉及的半导体装置1C具备p⁺型的接触区12，该接触区12以夹着各该发射极区11的方式沿着Y方向与发射极区11交替地配置有多个，形成为比发射极区11深，且蔓延到发射极区11的正下方并相互分离。

并且，第三实施方式所涉及的半导体装置1C具备以覆盖发射极区11和接触区12的方式设置于漂移层3上的层间绝缘膜15。以与发射极区11及接触区12相向的方式设置的接触孔16设置于层间绝缘膜15。

第三实施方式所涉及的半导体装置1C具备势垒金属膜17，该势垒金属膜17设置于接触孔16的内部，沿着接触孔16的内壁以及在接触孔16的底部露出的发射极区11和接触区12的表面选择性地设置。

另外，第三实施方式所涉及的半导体装置1C具备隔着势垒金属膜17设置于接触孔16的内部的接触插塞19以及以与接触插塞19连接的方式设置于层间绝缘膜15上的发射极电极20。

根据图32至图34可知，栅极绝缘膜36具有至少设置于发射极区11正下方的基极区9与栅极电极8之间的第一部分36a(参照图32和图33)。另外，栅极绝缘膜36具有至少设置于接触区12正下方的基极区9与栅极电极8之间的第二部分36b(参照图32和图34)。

换言之，栅极绝缘膜36具有至少设置于沟槽4的位于夹着发射极区11正下方的基极区9的位置的侧壁的第一部分36a。另外，栅极绝缘膜36具有第二部分36b，该第二部分36b以比第一部分36a厚的膜厚形成，且至少设置于沟槽4的位于夹着接触区12正下方的基极区9的位置的侧壁。

另外，栅极绝缘膜36具备以比第一部分36a厚的膜厚形成、且至少设置于沟槽4的底部(漂移层3与栅极电极8之间)的第三部分36c(参照图33和图34)。第一部分36a、第二部分36b以及第三部分36c分别连续地形成为一体。

如图32和图33所示，第一部分36a从发射极区11正下方的基极区9与栅极电极8之间连续设置到接触区12正下方的基极区9与栅极电极8之间。第一部分36a在Y方向上以一部分伸出到接触区12正下方的基极区9侧的方式与第二部分36b连起来。

另外，如图33所示，第一部分36a从发射极区11正下方的基极区9与栅极电极8之间连续设置到发射极区11与栅极电极8之间，一部分伸出到发射极区11侧而在台面区5的上部表面终止。

另外，第一部分36a从发射极区11正下方的基极区9与栅极电极8之间连续设置到沟槽4的底部与栅极电极8之间(漂移层3与栅极电极8之间)。第一部分36a的一部分伸出到沟槽4的底部侧(漂移层3侧)而与第三部分36c连起来。

第二部分36b也与第一部分36a同样地，如图34所示那样从接触区12正下方的基极区9与栅极电极8之间连续设置到接触区12与栅极电极8之间。第二部分36b的一部分伸出到接触区12侧而在台面区5的表面终止。

另外，第二部分36b也从接触区12正下方的基极区9与栅极电极8之间连续设置到沟槽4的底部与栅极电极8之间(漂移层3与栅极电极8之间)。第二部分36b的一部分伸出到沟槽4的底部侧(漂移层3侧)而与第三部分36c连起来。

第一部分36a例如由包含通过热氧化法得到的热氧化膜的SiO₂膜形成。第二部分36b和第三部分36c例如由包含通过CVD法等沉积法得到的沉积膜的SiO₂膜形成。

第一部分36a例如以100nm左右的膜厚形成。第二部分36b例如以150nm左右的膜厚形成。第三部分36c例如以200nm左右的膜厚形成。

在第三实施方式所涉及的半导体装置1C中，借助设置于发射极区11正下方的基极区9与栅极电极8之间的栅极绝缘膜36而在发射极区11正下方的基极区9感应出沟道的电荷。因此，设置于发射极区11正下方的基极区9与栅极电极8之间的第一部分36a实质上作为感应出沟道的电荷的栅极膜发挥功能。

另一方面，接触区12正下方的基极区9与栅极电极8之间的第二部分36b、设置于沟槽4的底部的第三部分36c实质上不作为感应出沟道的电荷的栅极膜发挥功能。在第三实施方式所涉及的半导体装置1C中，该第二部分36b和第三部分36c的膜厚比第一部分36a厚。

由此，相比于与第一部分36a的膜厚一致地将第二部分36b和第三部分36c也以相同的膜厚均匀地形成的以往情况，能够降低栅极-发射极间电容和栅极-集电极间电容。其结果，能够改善沟槽构造的IGBT的开关时间、开关损耗。另外，能够实现沟槽构造的IGBT的开关速度的高速化。

特别是，在沟槽构造的IGBT中，为了实现高电流密度化，存在使台面区5的宽度窄来使台面区5的数量多的趋势。随之，沟槽4的条数也变多，实质上不作为感应出沟道的电荷的栅极膜发挥功能的第二部分36b和第三部分36c必然增加。因此，如第三实施方式所涉及的半导体装置1C那样使第二部分36b和第三部分36c的膜厚比第一部分36a厚在实现IGBT的开关速度的高速化上是有用的。

<第三实施方式所涉及的半导体装置的制造方法>

接着，使用图35至图44来说明第三实施方式所涉及的半导体装置1C的制造方法。在第三实施方式所涉及的半导体装置1C中，除了栅极绝缘膜36的形成工序以外与上述的第一实施方式所涉及的半导体装置1A的制造方法大致相同，专门说明栅极绝缘膜36的形成工序，省略其它工序的详细说明。

(a1)首先，准备n^-型的半导体衬底3_SUB。之后，实施与上述的第一实施方式同样的工序，如图8所示，在半导体衬底3_SUB的主面形成沟槽4，并且形成以被在X方向上彼此相邻的沟槽4夹着的方式划分出的台面区5。

(b1)接着，如图35所示，在半导体衬底3_SUB的主面，以将沟槽4的内部填满的方式例如通过CVD法形成由SiO₂膜形成的沉积膜31。沉积膜31例如相对于1μm的沟槽宽度以1μm左右的膜厚形成。

(c1)接着，通过RIE等干蚀刻对沉积膜31进行回蚀。通过该蚀刻，如图36所示那样选择性地去除半导体衬底3_SUB的主面上、即沟槽4上和台面区5上的沉积膜31，形成埋设于沟槽4的内部的沉积膜31。

(d1)接着，使用光刻技术，如图37至图39所示，在台面区5上形成作为蚀刻用掩膜的第三掩膜RM3。在此，图37是表示蚀刻用掩膜的平面图案的主要部分俯视图。图38是表示沿着图37的VIIa-VIIa线的截面构造的主要部分截面图。图39是表示沿着图37的VIIb-VIIb线的截面构造的主要部分截面图。

第三掩膜RM3形成为将如图37和图38所示的第一部分m3a和如图37和图39所示的第二部分m3b沿着Y方向交替地重复配置的条状平行平面图案。

第一部分m3a的X方向上的宽度xa与台面区5的X方向上的宽度5x大致同等，第二部分m3b的X方向上的宽度xb比台面区5的X方向上的宽度5x宽。

如图38所示，第一部分m3a的在X方向上位于彼此相反侧的侧面与台面区5的在X方向上位于彼此相反侧的侧面为同一面。如图39所示，第二部分m3b的在X方向上位于彼此相反侧的侧面位于比台面区5的在X方向上位于彼此相反侧的侧面靠外侧的位置。

该第二部分m3b的侧面的位置与台面区5的侧面的位置的尺寸差相当于栅极绝缘膜36的第二部分36b的膜厚。第一部分m3a的宽度xa例如为0.5μm左右，第二部分m3b的宽度xb例如为0.7μm左右。

与上述的第一实施方式中的第一掩膜RM1、第二掩膜RM2同样地，通过将在半导体衬底3_SUB的主面上的整面形成的感光性抗蚀膜加工为规定的图案来形成第三掩膜RM3。

(e1)接着，将第三掩膜RM3用作蚀刻用掩膜，对于埋入在沟槽4中的沉积膜31，通过RIE、离子铣(ion milling)等定向性高的干蚀刻从表面起依次进行蚀刻。通过该蚀刻，如图40和图41所示，形成了在第三掩膜RM3之间的沟槽4的底部例如以200nm左右的膜厚残存的沉积膜31c。

另外，如图41所示，形成了在第三掩膜RM3的第二部分m3b正下方的台面区5的侧壁例如以150nm左右的膜厚残存的沉积膜31b。沉积膜31c沿着沟槽4和台面区5的长边方向(Y方向)形成为条状。沉积膜31b从台面区5的上部向下部延伸，与沉积膜31c连为一体。如图40所示，在第三掩膜RM3的第一部分m3a的正下方的台面区5的侧壁没有形成沉积膜31b。

即，在台面区5的侧壁沿着台面区5的长边方向(Y方向)以成为周期性地露出台面区5的侧壁的图案的方式形成沉积膜31c。

(f1)接着，在去除第三掩膜RM3之后，实施热氧化处理，在台面区5的侧壁中的未被沉积膜31b和沉积膜31c覆盖的部分，如图42所示那样形成例如100nm左右的膜厚的由SiO₂膜形成的热氧化膜32。

即，在沿台面区5的长边方向(Y方向)相邻的沉积膜31b之间的露出台面区5的侧壁之处形成膜厚比沉积膜31b和沉积膜31c薄的热氧化膜32。在该工序中，如图42和图43所示，在台面区5的上部表面也形成热氧化膜32。

另外，在该工序中，形成具有由热氧化膜32形成的第一部分36a、由沉积膜31b形成的第二部分36b以及由沉积膜31c形成的第三部分36c的栅极绝缘膜36。

接着，与上述的第一实施方式同样地，参照图9，在半导体衬底3_SUB的主面以将沟槽4的内部填满的方式形成栅极材料7。之后，通过RIE等干蚀刻对栅极材料7进行回蚀，由此，如图44所示那样在沟槽4的内部形成栅极电极8。

在该工序中，在台面区5的上部表面形成有热氧化膜32。因此，与上述的第一实施方式同样地，以对热氧化膜32具有选择性的蚀刻速率对栅极材料7进行回蚀，由此台面区5上的热氧化膜作为蚀刻阻挡件而发挥功能，能够防止台面区5的上部表面被蚀刻。

接着，实施与上述的第一实施方式同样的工序，来形成p型的基极区9、n⁺型的发射极区11、p⁺型的接触区12、层间绝缘膜15、接触孔16、势垒金属膜17、接触插塞19等。

另外，实施与第一实施方式同样的工序，来形成发射极电极20、n型的缓冲层21、p⁺型的集电极区22、保护膜23、集电极电极24等。

另外，一并实施寿命控制工序(S14)和氢退火工序(S15)，由此本发明的第三实施方式所涉及的半导体装置3C的晶圆工艺大致完成。

如以上所说明的那样，根据第三实施方式所涉及的半导体装置的制造方法，能够形成厚度不同的栅极绝缘膜36。

此外，在第三实施方式所涉及的半导体装置1C中，栅极绝缘膜36的第一部分36a从发射极区11正下方的基极区9与栅极电极8之间连续设置到接触区12正下方的基极区9与栅极电极8之间。而且，说明了如下情况：如图32和图33所示，栅极绝缘膜36的第一部分36a的一部分伸出到接触区12正下方的基极区9侧而与第二部分36b连起来。然而，本发明不限定于此。

也可以是，如图45所示，栅极绝缘膜36的第二部分36b从接触区12正下方的基极区9与栅极电极8之间连续设置到发射极区11正下方的基极区9与栅极电极8之间。而且，也可以是，栅极绝缘膜36的一部分伸出到发射极区11正下方的基极区9侧而与第一部分36a连起来。

在该情况下，在图37所示的第三掩膜RM3中，使第二部分m3b的Y方向上的宽度宽，使第一部分3ma的Y方向上的宽度窄，由此能够容易地使栅极绝缘膜36的第二部分36b的Y方向上的宽度宽。另外，能够使第一部分36a的Y方向上的宽度窄。

(第四实施方式)

如图46所示，第四实施方式所涉及的半导体装置1D的特征在于，具备低电阻化层41和栅极绝缘膜46，该低电阻化层41设置于发射极区的正下方，该栅极绝缘膜46的同与该低电阻化层41接触的区对应的部分的厚度比其它部分的厚度薄。

第四实施方式所涉及的半导体装置1D的低电阻化层41以架设在相邻的接触区12之间的方式，以比基极区9的浓度高的浓度(p⁺⁺)设置于基极区9的上部。图46是与图1的IIc-IIc线对应的位置处的主要部分截面图。

另外，图47是与图1的IIa-IIa线对应的位置处的主要部分截面图。优选的是，如图47所示，使第四实施方式所涉及的半导体装置的位于与低电阻化层41相同的高度的位置处的栅极绝缘膜46的厚度比其它位置的栅极绝缘膜46的厚度薄。

具体地说，使栅极绝缘膜46的位于与低电阻化层41相同的高度的位置处的区的厚度比栅极绝缘膜46的与低电阻化层41的上侧的发射极区11、低电阻化层41的下侧的基极区9及基极区9的下侧的漂移层3接触的区的厚度薄。

如图48所示，通过设置与栅极电极48之间的界面侧凹向低电阻化层41侧的凹部，来使栅极绝缘膜46的位于与低电阻化层41相同的高度的位置处的部分的厚度变薄。关于薄壁化的区的厚度t，考虑使得在施加栅极电压时沟槽4的侧壁侧的低电阻化层41的表面的表面电势发生变化从而形成期望的反转层来进行设定。

第四实施方式所涉及的半导体装置1D的除了低电阻化层41和栅极绝缘膜46以外的构造与第一～第三实施方式所涉及的半导体装置中标注了同一或类似的标记的构件、层或区分别等效，因此省略重复说明。

根据第四实施方式所涉及的半导体装置1D，高浓度的低电阻化层41设置于发射极区11的下侧，由此发射极区11的下侧的区的电阻降低，pn结不容易导通。而且，能够抑制在关断动作时空穴电流流过时的低电阻化层41的区中的电位上升，从而使第四实施方式所涉及的半导体装置1D不容易发生闩锁。

另外，能够使发射极区接触宽度W_e大来提高沟道密度，从而能够降低导通电压。

另外，根据第四实施方式所涉及的半导体装置1D，将与低电阻化层41接触的位置的栅极绝缘膜46的厚度形成得薄。

如果使栅极绝缘膜46的厚度沿着沟槽4的侧壁均匀，则在发射极区11下方难以在低电阻化层41的表面形成反转层，栅极阈值电压上升，半导体装置难以导通。

因此，通过使与低电阻化层41接触的位置的栅极绝缘膜46的厚度相比于端部的区的栅极绝缘膜46的厚度相对地薄，能够使低电阻化层41的表面电势的控制变得容易，从而抑制栅极阈值电压的上升。通过像这样将低电阻化层41的设置与栅极绝缘膜46的膜厚的控制相组合来构成，能够提供不容易发生闩锁、且抑制了栅极阈值电压的上升的第四实施方式所涉及的半导体装置。

在此，存在以下方法：不是使发射极区11与基极区9之间的栅极绝缘膜的厚度比其它位置的栅极绝缘膜的厚度薄，而是使发射极区11之下并且基极区9之下的与漂移层3的上部接触的位置的栅极绝缘膜的厚度比其它位置的栅极绝缘膜的厚度薄。例如在日本特开平6-13621号公报所记载的发明中示出了这种方法。

在该方法的情况下，具有以下优点：在对栅极电极施加了反向偏压时，漂移层3的与栅极接近的部分的导电型反转，能够实现高耐压化。但是存在以下问题：当基极区9的浓度低而电阻高时，pn结容易导通，容易发生闩锁而损坏半导体装置。

关于这一点，根据第四实施方式所涉及的半导体装置，不是使漂移层3的上部的栅极绝缘膜46的厚度比其它部分的栅极绝缘膜46的厚度薄，而是构成为使发射极区11与基极区9之间的栅极绝缘膜46的厚度比其它部分的栅极绝缘膜46的厚度薄，因此不容易发生闩锁。第四实施方式所涉及的半导体装置1D的其它效果与第一实施方式所涉及的半导体装置的情况相同。

<第四实施方式所涉及的半导体装置的制造方法>

接着，使用图49至图59来说明第四实施方式所涉及的半导体装置1D的制造方法。图49至图59是与图1的IIa-IIa线对应的位置处的主要部分截面图。

在第四实施方式所涉及的半导体装置1D中，除了低电阻化层41、栅极绝缘膜46以及栅极电极48各自的形成工序以外与上述的第一实施方式所涉及的半导体装置1A的制造方法大致相同。因此，专门说明低电阻化层41、栅极绝缘膜46以及栅极电极48各自的形成工序，省略其它工序的详细说明。

(a2)首先，准备n^-型的半导体衬底3_SUB。接着，如图49所示，在半导体衬底3_SUB的上表面，通过热氧化法等形成绝缘膜45。绝缘膜45还作为能够耐受住后述的多次绝缘膜形成处理的蚀刻阻挡件而发挥功能。图49中例示的绝缘膜45形成为远比后述的栅极绝缘膜厚。

(b2)接着，实施与上述的第一实施方式同样的工序，如图50所示，将绝缘膜45作为蚀刻掩膜，在半导体衬底3_SUB的主面形成沟槽4，并且形成以被在X方向上彼此相邻的沟槽4夹着的方式划分出的台面区5。

(c2)接着，如图51所示，在沟槽4的内侧，例如通过热氧化法等来以固定的膜厚形成由SiO₂膜形成的第一栅极绝缘膜46a。通过热氧化，半导体衬底3_SUB上的绝缘膜45的侧壁部的厚度也生长。

在图51中，将在绝缘膜45的侧壁部新形成的热氧化膜的厚度与在沟槽4的侧壁形成的热氧化膜的厚度表达为相同的厚度，但是这是示意性的表达。实际上，在绝缘膜45的侧壁部生长的热氧化膜的厚度比在沟槽4的侧壁生长的热氧化膜的厚度薄。

(d2)接着，将作为第一栅极电极48a发挥功能的低电阻率的掺杂多晶硅膜沉积在第一栅极绝缘膜46a的内侧来填入沟槽4。

之后，如图52所示，通过RIE等对掺杂多晶硅膜进行回蚀，以使掺杂多晶硅膜的上表面位于计划通过后述的工序形成的低电阻化层41的下表面的位置的方式调整回蚀的量。回蚀后剩余的掺杂多晶硅膜成为第一栅极电极48a。

(e2)接着，如图53所示，通过使用氧化膜与掺杂多晶硅膜的蚀刻速度的差异进行的整面蚀刻，来选择性地蚀刻并去除从掺杂多晶硅膜露出的部分的第一栅极绝缘膜46a。

(f2)接着，如图54所示，在沟槽4的内侧，例如通过热氧化法等来以固定的膜厚形成例如由SiO₂膜形成的第二栅极绝缘膜46b。遍及绝缘膜45的上表面和侧面、沟槽4的上部的内壁面、第一栅极绝缘膜46a的上端面以及第一栅极电极48a的上表面地形成第二栅极绝缘膜46b。图54中例示的第二栅极绝缘膜46b形成为比第一栅极绝缘膜46a薄。

(g2)接着，如图55所示，选择性地仅去除在沟槽4的内侧形成的第二栅极绝缘膜46b中的形成于第一栅极电极48a的上表面的部分。例如通过RIE等定向性高的干蚀刻来进行该去除。

即，以使第一栅极电极48a的上表面露出、且第二栅极绝缘膜46b的下端从第一栅极绝缘膜46a的上端连续的方式实施定向性蚀刻。由于是定向性蚀刻，因此蚀刻后的第二栅极绝缘膜46b能够维持当初设定的厚度t，能够维持在高浓度的低电阻化层41中容易形成反转层的第二栅极绝缘膜46b的厚度。

(h2)接着，将计划作为第二栅极电极48b发挥功能的栅极材料例如通过CVD法沉积在上表面露出的第一栅极电极48a以及上表面露出的第一栅极绝缘膜46a之上，回填沟槽4。作为该栅极材料，除了能够使用掺杂多晶硅以外，例如还能够使用钨(W)、钼(Mo)、钛(Ti)等高熔点金属。

之后，对栅极材料的上部进行回蚀来形成第二栅极电极48b，进行控制使得如图56所示那样第二栅极电极48b的厚度为规定的尺寸。即，通过回蚀来将第二栅极电极48b的厚度设定成使第二栅极电极48b的上表面与计划通过后述的工序形成的低电阻化层41的上表面的位置对齐。

(i2)接着，如图57所示，在露出在回蚀后的空间的沟槽4的内侧，例如通过CVD法以固定的膜厚形成例如SiO₂膜、氮化硅膜(Si₃N₄膜)等第三栅极绝缘膜46c。遍及第二栅极绝缘膜46c的表面和第二栅极电极48b的上表面地形成第三栅极绝缘膜46c。

第三栅极绝缘膜46c既可以如图57中例示的那样与第二栅极绝缘膜46b的厚度t加在一起后与第一栅极绝缘膜46a的厚度大致相等，或者也可以更厚。

(j2)接着，如图58所示，通过RIE等定向性高的干蚀刻来选择性地去除在沟槽4的内侧形成的第三栅极绝缘膜46c中的、第二栅极电极48b的上表面的部分，使第二栅极电极48b的上表面露出。

选择性地去除后剩余的部分的第三栅极绝缘膜46c与第一栅极绝缘膜46a及第二栅极绝缘膜46b一体地成为如图47所示的栅极绝缘膜46。

(k2)接着，将计划作为第三栅极电极48c发挥功能的栅极材料例如通过CVD法以与第二栅极电极48b连续的方式沉积在上表面露出的第二栅极电极48b之上，回填沟槽4的上部的空间。作为该栅极材料，例如能够使用掺杂多晶硅、高熔点金属、高熔点金属的硅化物或多晶硅化物等。

之后，以使栅极材料的上表面成为图59所示的水平的方式进行回蚀，来形成第三栅极电极48c。回蚀后剩余的部分的第三栅极电极48c与第一栅极电极48a及第二栅极电极48b一体地成为如图47所示的栅极电极48。

接着，虽然省略了图示，但是与图12～图14中说明的同样地，沿着Y方向选择性地注入呈p型的第一杂质离子，使得形成接触区12。接着，向多个注入有第一杂质离子的区之间选择性地注入呈p型的第一杂质离子，使得形成低电阻化层41。

接着，选择性地注入呈n型的第二杂质离子，使得形成发射极区11。在进行这些离子注入时，通过分别选择第一杂质离子和第二杂质离子的扩散常数和投影距离，来在发射极区11的下侧形成低电阻化层41。

之后，与图15～图27中说明的同样地实施各个工序。此时，以使低电阻化层41在活性化后位于与第二栅极电极48b及第二栅极绝缘膜46b相同的高度的位置的方式，实施活性化处理。

通过以上的工序，能够制造如图46～图48所示的第四实施方式所涉及的半导体装置1D。

(第四实施方式的第一变形例)

第四实施方式所涉及的半导体装置选择性地仅使与低电阻化层41接触的位置的栅极绝缘膜56的厚度薄，使得容易形成反转层。但是，只要能够使得容易在低电阻化层41中形成反转层，则也可以如图60所示的第四实施方式的第一变形例所涉及的半导体装置1E那样，使与发射极区11接触的区的栅极绝缘膜56的厚度也薄。

图60是与图1的IIa-IIa线对应的位置处的主要部分截面图。在图60中，例示了以下状态：与低电阻化层41及发射极区11接触的区被设置成以比与基极区9接触的区的栅极绝缘膜56的厚度薄的厚度、沿上下方向以固定的厚度延伸。

在像这样构成为使栅极绝缘膜56的厚度不是仅在与低电阻化层41接触的区处薄、而是遍及与低电阻化层41及发射极区11接触的区地薄的情况下，形成栅极绝缘膜56和栅极电极58的制造工序变得更简单。

具体地说，省去如图57所示的形成第三栅极绝缘膜46c的必要。另外，无需如图59所示那样与第二栅极电极48b的制造工序分开地实施第三栅极电极48c的制造工序，能够通过一次制造工序来一体地形成。因此，能够简化第四实施方式所涉及的半导体装置的制造方法，提高生产率。

(第四实施方式的第二变形例)

另外，在第四实施方式所涉及的半导体装置中，栅极电极48形成为使栅极电极48的上表面的最高位置为与发射极区11的上表面相同的位置的深度。但是，也可以形成为使栅极电极的上表面以与低电阻化层41的上表面一致的方式比图47所示的情况下的位置低。

作为第四实施方式的第二变形例所涉及的半导体装置的制造方法，例如将图57中示出的第三栅极绝缘膜46c形成为回填沟槽4的内侧的程度的厚度。之后，只要在第三栅极绝缘膜46c的内部形成到达第二栅极电极48b的接触孔(通孔)，第二栅极电极48b就作为栅极电极的最上层而发挥功能。

之后，通过将通路插塞埋到接触孔(通孔)之中，能够将第二栅极电极48b与表面布线电连接。其它工序与上述的第四实施方式所涉及的半导体装置1D的制造方法的情况相同。

根据像这样使栅极电极的上表面比发射极区11的下表面低的第四实施方式的第二变形例，能够降低发射极-栅极间的寄生电容，能够使得容易在低电阻化层41中形成反转层。

(第四实施方式的第三变形例)

另外，在上述的第四实施方式所涉及的半导体装置1D的制造方法的说明中，在挖出沟槽4之后，形成如图60所示的发射极区11、低电阻化层41等表面构造。但是不限定于此，如果将工序的顺序变更为在形成发射极区11、低电阻化层41等表面构造之后形成如图50所示的沟槽4，则栅极电极的材料的选择自由度提高。

以上，基于上述的第一至第四实施方式来具体地说明了本发明，但是本发明不限定于上述的实施方式，能够在不脱离本发明的宗旨的范围内进行各种变更，这是理所当然的。

附图标记说明

1A、1B、1C：半导体装置；2、2a：晶体管单元；2b：二极管单元；3：n^-型的漂移层；3_SUB：半导体衬底；4：沟槽；5：台面区；5a：晶体管用台面区；5b：二极管用台面区；5c：浮动用台面区；6：栅极绝缘膜；7：栅极材料(多晶硅膜)；8：栅极电极；9：p型的基极区；9a：浮动区；11：n⁺型的发射极区；11n1：发射极-基极间pn结界面；11n2：发射极-接触部间pn结界面；12：p⁺型的接触区；12p：接触部-基极间界面；15：层间绝缘膜；16、16a、16b：接触孔；17：势垒金属膜；18：插塞材料；19：接触插塞；20：发射极电极；21：n型的缓冲层；22：p⁺型的集电极区；23：保护膜；24：集电极电极；41：低电阻化层；45：绝缘膜；46：栅极绝缘膜；46a：第一栅极绝缘膜；46b：第二栅极绝缘膜；46c：第三栅极绝缘膜；48：栅极电极；48a：第一栅极电极；48b：第二栅极电极；48c：第三栅极电极；56：栅极绝缘膜；58：栅极电极；d_bc：集电极区的深度；d_e：发射极区的深度；W_bc：接触区接触宽度；W_e：发射极区接触宽度；W_eff：有效接触区宽度；W_inj：发射极注入宽度。