半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展。

快闪存储器(Flash memory)又称闪存，已经成为非挥发性存储器的主流存储器。闪存的主要特点是在不加电的情况下能够长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，在微机和自动化控制领域得到了广泛的应用。

闪存的广泛应用也给存储器形成工艺的稳定性提出了更高的要求。随着半导体器件的不断缩小，半导体技术对闪存中各结构的尺寸和位置的精度要求也越来越高，从而导致闪存形成工艺的稳定性较差。

由此可见，现有的半导体结构的形成方法存在工艺稳定性差，工艺窗口小的缺点。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够增加半导体结构的形成工艺稳定性，增加所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括：隔离区以及分别位于所述隔离区两侧的第一器件区和第二器件区；在所述隔离区衬底中形成隔离结构；在所述第一器件区衬底中形成第一掺杂区，所述第一掺杂区距离所述隔离区最远的边为第一边；在所述第二器件区衬底中形成第二掺杂区，所述第二掺杂区距离所述隔离区最远的边为第二边；在所述隔离结构之间的衬底中形成电连接掺杂层，所述电连接掺杂层连接所述第一掺杂区与第二掺杂区；形成与所述电连接掺杂层电连接的插塞，所述插塞到所述第一边和第二边的距离不相等。

可选的，形成所述第一掺杂区和第二掺杂区之前，还包括：形成横跨所述隔离区隔离结构、第一器件区衬底和第二器件区衬底的第一栅极结构，以及横跨所述隔离区隔离结构、第一器件区衬底和第二器件区衬底的第二栅极结构，所述第一掺杂区位于所述第一栅极结构和第二栅极结构之间的衬底中，所述第二掺杂区位于所述第一栅极结构和第二栅极结构之间的衬底中。

可选的，形成所述第一掺杂区、第二掺杂区和所述电连接掺杂层的步骤包括：形成所述第一栅极结构和第二栅极结构之后，对所述第一器件区、第二器件区和隔离区域衬底进行离子注入。

可选的，形成所述插塞的步骤包括：形成覆盖所述第一掺杂区、第二掺杂区、隔离结构和电连接掺杂层的介质层；在所述介质层中形成接触孔，所述接触孔贯穿所述介质层，所述接触孔到第一边和第二边的距离不相等；在所述介质层中形成所述插塞。

可选的，形成所述隔离结构的步骤包括：对所述衬底进行图形化，在所述隔离区衬底中形成第一隔离沟槽和第二隔离沟槽，所述第一隔离沟槽与所述第二隔离沟槽之间的衬底两端分别连接所述第一区域和第二区域衬底；在所述第一隔离沟槽和第二隔离沟槽中形成隔离结构。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括：隔离区以及分别位于所述隔离区两侧的第一器件区和第二器件区；位于所述第一器件区衬底中的第一掺杂区，所述第一掺杂区距离所述隔离区最远的边为第一边；位于所述第二器件区衬底中的第二掺杂区，所述第二掺杂区距离所述隔离区最远的边为第二边；位于所述隔离区衬底中的隔离结构，所述隔离结构之间的衬底中具有电连接掺杂层，所述电连接掺杂层连接所述第一掺杂区与第二掺杂区；与所述电连接掺杂层电连接的插塞，所述插塞到所述第一边和第二边的距离不相等。

可选的，还包括：横跨所述隔离区隔离结构、第一器件区衬底和第二器件区衬底的第一栅极结构；横跨所述隔离区隔离结构、第一器件区衬底和第二器件区衬底的第二栅极结构，所述第一掺杂区位于所述第一栅极结构和第二栅极结构之间的衬底中，所述第二掺杂区位于所述第一栅极结构和第二栅极结构之间的衬底中。

可选的，所述电连接掺杂层与所述隔离区的隔离结构接触的侧壁呈现具有凹陷的弧型，所述凹陷朝向所述电连接掺杂层。

可选的，所述插塞位于所述电连接掺杂层上；或者所述插塞位于所述第一掺杂区或第二掺杂区上。

可选的，所述第一掺杂区和第二掺杂区为长条型，且所述第一掺杂区和第二掺杂区的延伸方向相同，所述第一掺杂区与所述第二掺杂区之间的间距为0.12μm～0.14μm；所述插塞在沿垂直于所述第一掺杂区与所述电连接掺杂层接触面的方向上到所述电连接掺杂层中心的距离为87nm～107nm。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，所述插塞到所述第一边和第二边的距离不相等，能够增加所述插塞到所述隔离区的隔离结构的距离，从而不容易使所述插塞与隔离结构接触，从而不容易增加所述插塞与所述电连接掺杂层之间的接触电阻，或不容易增加插塞与第一掺杂区或第二掺杂区之间的接触电阻。在保证插塞与所述电连接掺杂层之间的接触电阻较小，或插塞与第一掺杂区或第二掺杂区之间的接触电阻较小的条件下，插塞的位置较灵活。因此，所述形成方法能够增加插塞形成位置的范围，改善所形成半导体结构的性能。

本发明技术方案提供的半导体结构中，所述插塞到所述第一边和第二边的距离不相等，能够增加所述插塞到所述隔离结构的距离，从而不容易使所述插塞与隔离结构接触，从而不容易增加所述插塞与所述电连接掺杂层之间的接触电阻，或不容易增加插塞与第一掺杂区或第二掺杂区之间的接触电阻。因此，所述形成方法能够改善所形成半导体结构性能。

附图说明

图1和图2是一种半导体结构的结构示意图；

图3至图10是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在工艺稳定性较差，所形成的半导体结构性能较差的问题。

现结合一种半导体结构，分析现有的半导体结构的形成方法的工艺稳定性差的原因：

图1和图2是一种半导体结构示意图。

请参考图1和图2，图2是图1沿切割线11-12的剖面图，所述半导体结构包括：衬底100，所述衬底100包括隔离区B，以及位于所述隔离区B两侧的第一器件区A1和第二器件区A2；位于所述隔离区B衬底100中的隔离结构101；横跨所述隔离区B隔离结构101、第一器件区A1衬底100和第二器件区A2衬底100的栅极结构130；位于所述第一器件区A1栅极结构130两侧衬底100中的第一源漏掺杂区110；位于所述第二器件区A2栅极结构130两侧衬底中的第二源漏掺杂区120；位于所述隔离区B隔离结构101之间衬底100中的电连接掺杂层131，所述电连接掺杂层131连接所述第一源漏掺杂区110与所述第二源漏掺杂区120；位于所述隔离结构101、第一掺杂区110、第二掺杂区120和电连接掺杂层131上的介质103(图1中未示出)；位于所述介质层103中的插塞132，所述插塞132连接所述电连接掺杂层131。

其中，为了节约插塞132材料，所述第一源漏掺杂区110与所述第二源漏掺杂区120共用同一个插塞132，并通过所述电连接掺杂层131实现第一源漏掺杂区110与第二源漏掺杂区120之间的电连接。所述电连接掺杂层131的宽度h为所述电连接掺杂层131在垂直于所述栅极结构130延伸方向上的最小尺寸。所述插塞132的宽度l为所述插塞132在垂直于所述栅极结构130延伸方向上的最大尺寸。

如果所述电连接掺杂层131的宽度h过大，容易使所述电连接掺杂层131两侧的栅极结构130电连接，从而影响所形成半导体结构的性能，因此，所述电连接掺杂层131的宽度h不能过大。如果所述插塞132的宽度l过小，容易减小插塞132与电连接掺杂层131之间的接触面积，从而增加插塞132与电连接掺杂层131之间的接触电阻，因此，所述插塞132的宽度l不能过小。

由于工艺误差的限制，所述隔离结构101与电连接掺杂层131接触的侧壁呈现具有凹陷的弧形，所述凹陷朝向所述电连接掺杂层131。同时，由于所述插塞132到第一源漏掺杂区110和第二掺杂区120的距离相等，且所述电连接掺杂层131的宽度h不能过大，所述插塞132的宽度l不能过小，导致插塞132在垂直于所述栅极结构130延伸方向上到所述隔离结构101的距离较小。因此，在形成所述插塞132的过程中，由于工艺误差的影响，如果在垂直于所述栅极结构130延伸方向上，所述插塞132的位置偏移所述电连接掺杂层131中心，容易使部分所述插塞132与所述隔离结构101接触，从而容易减小插塞132与所述电连接掺杂层131之间的接触面积，进而增加电连接掺杂层131与所述插塞132之间的接触电阻，影响所形成半导体结构的性能。由此可见，在垂直于所述栅极结构130延伸方向上，所述插塞132的位置距离所述电连接掺杂层131中心的偏移量不能过大，从而使插塞132的形成位置的范围较小，使所述形成方法的工艺稳定性差。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括：隔离区以及分别位于所述隔离区两侧的第一器件区和第二器件区；在所述隔离区衬底中形成隔离结构；在所述第一器件区衬底中形成第一掺杂区，所述第一掺杂区距离所述隔离区最远的边为第一边；在所述第二器件区衬底中形成第二掺杂区，所述第二掺杂区距离所述隔离区最远的边为第二边；在所述隔离结构之间的衬底中形成电连接掺杂层，所述电连接掺杂层连接所述第一掺杂区与第二掺杂区；形成与所述电连接掺杂层电连接的插塞，所述插塞到所述第一边和第二边的距离不相等。

其中，所述插塞到所述第一边和第二边的距离不相等，能够增加所述插塞到所述隔离区的隔离结构的距离，从而不容易使所述插塞与隔离结构接触，从而不容易增加所述插塞与所述电连接掺杂层之间的接触电阻，或不容易增加插塞与第一掺杂区或第二掺杂区之间的接触电阻。在保证插塞与所述电连接掺杂层之间的接触电阻较小，或插塞与第一掺杂区或第二掺杂区之间的接触电阻较小的条件下，插塞的位置较灵活。因此，所述形成方法能够增加插塞形成位置的范围，改善所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供衬底200，所述衬底200包括：隔离区M以及分别位于所述隔离区M两侧的第一器件区N1和第二器件区N2。

所述第一器件区N1用于形成第一半导体器件；所述第二器件区N2用于形成第二半导体器件；所述隔离区M实现第一器件区N1和第二器件区N2之间的隔离。

本实施例中，所述第一器件区N1和第二器件区N2用于形成闪存存储器。在其他实施例中，所述第一器件区和第二器件区还可以用于形成MOS晶体管、二极管或三极管。

本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。

请参考图4，在所述隔离区M衬底200中形成隔离结构201。

所述隔离结构201用于实现第一器件区N1和第二器件区N2之间的电隔离。

本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。

本实施例中，形成所述隔离结构201的步骤包括：对所述衬底200进行图形化，在所述隔离区M衬底200中形成第一隔离沟槽和第二隔离沟槽，所述第一隔离沟槽与所述第二隔离沟槽之间的衬底200两端分别连接所述第一区域N1和第二区域N2衬底200；在所述第一隔离沟槽和第二隔离沟槽中形成隔离结构201。

本实施例中，对所述衬底200进行图形化的工艺包括干法刻蚀工艺。在其他实施例中，对所述衬底进行图形化的工艺包括湿法刻蚀工艺。

需要说明的是，在形成所述第一隔离沟槽和第二隔离沟槽的过程中，由于第一隔离沟槽和的第二隔离沟槽的宽度尺寸较小，在曝光过程中，所述第一隔离沟槽和第二隔离沟槽的端头曝光成弧形。所述第一沟槽和第二沟槽之间的衬底200与隔离结构201接触的侧壁呈现具有凹陷的弧型，所述凹陷朝向所述第一沟槽和第二沟槽之间的衬底200。

请参考图5和图6，图6是图5沿切割线1-2的剖面图，形成横跨所述第一器件区N1衬底200、第二器件区N2衬底200和隔离区M隔离结构201的第一栅极结构210，以及横跨所述第一器件区N1衬底200、第二器件区N2衬底200和隔离区M隔离结构201的第二栅极结构220。

本实施例中，所述第一器件区N1用于形成闪存存储器，则所述第一栅极结构210包括：位于所述第一器件区N1和第二器件区N2衬底200上的第一栅介质层202；位于所述第一栅介质层202上的第一存储单元和第二存储单元；位于所述第一存储单元和第二存储单元之间的字线216。

本实施例中，所述第一存储单元和第二存储单元包括：位于所述第一栅介质层202上的第一浮栅214；位于所述第一浮栅214上的第一耦合介质层215；位于所述第一耦合介质层215上的第一控制栅213。

本实施例中，所述第一栅极结构还包括位于所述第一控制栅213上的第一侧墙212；位于所述第一耦合介质层215上的第二侧墙211，所述第二侧墙211位于所述第一控制栅213和所述第一字线216之间。

在其他实施例中，所述第一栅极结构包括：位于所述第一器件区衬底上的第一栅介质层；位于所述第一栅介质层上的第一栅极。

本实施例中，所述第一器件区N1和第二器件区N2用于形成闪存存储器，则所述第二栅极结构包括：位于所述第一器件区N1和第二器件区N2衬底200上的第二栅介质层；位于所述第二栅介质层上的第三存储单元和第四存储单元；位于所述第三存储单元和第四存储单元之间的第二字线。

本实施例中，所述第三存储单元和第四存储单元包括：位于所述第二栅介质层上的第二浮栅；位于所述第二浮栅上的第二耦合介质层；位于所述第二耦合介质层上的第二控制栅。

本实施例中，所述第二栅极结构还包括位于所述第二控制栅上的第三侧墙；位于所述第二栅介质层上的第四侧墙，所述第四侧墙位于所述第二控制栅和所述第二字线之间。

在其他实施例中，所述第二栅极结构可以包括：位于所述第二器件区衬底上的第二栅介质层；位于所述第二栅介质层上的第二栅极。

本实施例中，所述第一栅介质层202、所述第二栅介质层、所述第一耦合介质层215和第二耦合介质层的材料为氧化硅。

本实施例中，所述第一浮栅214、第二浮栅、第一控制栅213和第二控制栅、第一字线216和第二字线的材料为多晶硅。在其他实施例中，所述第一浮栅、第二浮栅、第一控制栅和第二控制栅、第一字线和第二字线的材料还可以为多晶锗或多晶硅锗。

在其他实施例中，所述第一器件区和第二器件区用于形成二极管，所述形成方法还可以不包括：形成所述第一栅极结构和第二栅极结构的步骤。

请参考图7，在所述第一器件区N1衬底200中形成第一掺杂区241，所述第一掺杂区241距离所述隔离区M最远的边为第一边251；在所述第二器件区N2衬底200中形成第二掺杂区242，所述第二掺杂区242距离所述隔离区M最远的边为第二边252；在所述隔离结构201之间的衬底200(如图6所示)中形成电连接掺杂层230，所述电连接掺杂层230连接所述第一掺杂区241与第二掺杂区242。

本实施例中，所述第一掺杂区241位于所述第一栅极结构210和第二栅极结构220之间的衬底200中，所述第二掺杂区242位于所述第一栅极结构210和第二栅极结构220之间的衬底200中。

本实施例中，所述第一掺杂区241用做第一半导体器件的源漏掺杂区；所述第二掺杂区242用做形成第二半导体器件的源漏掺杂区。

本实施例中，所述第一掺杂区241和第二掺杂区242为长条型，且所述第一掺杂区241和第二掺杂区242的延伸方向相同。

如果所述第一掺杂区241与所述第二掺杂区242之间的间距过小，容易使所述第一掺杂区241与第二掺杂区242之间产生漏电；如果所述第一掺杂区241与所述第二掺杂区242之间的间距过大，容易降低所形成半导体结构的集成度。具体的，本实施例中，所述第一掺杂区241与所述第二掺杂区242之间的间距为0.12μm～0.14μm。

本实施例中，形成所述第一掺杂区241、第二掺杂区242和所述电连接掺杂层230的步骤包括：形成所述第一栅极结构210和第二栅极结构220之后，对所述第一器件区N1、第二器件区N2和隔离区M衬底200进行离子注入。

具体的，本实施例中，形成所述第一掺杂区241、第二掺杂区242和所述电连接掺杂层230的步骤包括：对暴露出的衬底200(如图4所示)进行离子注入，在所述第一栅极结构210和第二栅极结构220两侧的第一器件区N1衬底200中形成第一掺杂区241，在所述第一栅极结构210和第二栅极结构220两侧的第二器件区N2衬底200中形成第二掺杂区242，在所述第一沟槽和第二沟槽之间的衬底200中形成电连接掺杂层230。

由于所述第一掺杂区241、所述第二掺杂区242与所述电连接掺杂层230的连接处呈现弧型，所述电连接掺杂层230与所述隔离结构201接触的侧壁呈现具有凹陷的弧型，所述凹陷朝向所述电连接掺杂层230。

本实施例中，所述电连接掺杂层230与所述隔离结构201接触的侧壁为圆弧形。

请参考图8至图10，图9是图8中区域31的放大图，图10是图8沿虚线3-4的剖面图，形成与所述电连接掺杂层230电连接的插塞232，所述插塞232到所述第一边251的距离l1与到第二边252的距离l2不相等。

所述插塞232用于实现第一掺杂区241和第二掺杂区242与外部电路的电连接。

需要说明的是，由于所述电连接掺杂层230呈现具有凹陷的弧型，所述凹陷朝向所述电连接掺杂层230，所述插塞232到所述第一边251的距离l1与到第二边252的距离l2不相等，能够增加所述插塞232在垂直于所述第一栅极结构210延伸方向上到隔离结构201的距离d，从而不容易使所述插塞232与隔离结构201接触，从而不容易增加所述插塞232与所述电连接掺杂层230之间的接触电阻。因此，所述形成方法能够增加所述插塞232形成位置的范围，从而改善所形成半导体结构性能。

本实施例中，形成所述插塞232的步骤包括：形成覆盖所述第一掺杂区241、第二掺杂区242和隔离区M隔离结构201的介质层250(图8中未示出)；在所述介质层250中形成接触孔，所述接触孔贯穿所述介质层250；在所述介质层250中形成插塞232。

本实施例中，所述插塞232的材料为钨。在其他实施例中，所述插塞的材料还可以为铜。

本实施例中，所述介质层250的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮氧化硅。

本实施例中，形成所述插塞232的工艺包括：化学气相沉淀工艺。在其他实施例中，形成所述插塞的工艺包括：物理气相沉淀工艺。

本实施例中，所述插塞232在所述衬底200上的投影图形为圆形。

需要说明的是，如果所述插塞232到所述第一边251的距离l1与到第二边252的距离l2之差的绝对值过小，不易于增加插塞232到隔离区M隔离结构201的距离；如果所述插塞232到所述第一边251的距离l1与到第二边252的距离l2之差的绝对值过大，容易使所述第一器件区N1和第二器件区N2形成的闪存存储器的性能差别较大。具体，本实施例中，所述插塞232在沿垂直于所述第一掺杂区241与所述电连接掺杂层230接触面的方向上偏离所述电连接掺杂层230中心的距离为87nm～107nm。

综上，本发明实施例提供的半导体结构的形成方法中，所述插塞到所述第一边和第二边的距离不相等，能够增加所述插塞到所述隔离区的隔离结构的距离，从而不容易使所述插塞与隔离结构接触，从而不容易增加所述插塞与所述电连接掺杂层之间的接触电阻，或不容易增加插塞与第一掺杂区或第二掺杂区之间的接触电阻。在保证插塞与所述电连接掺杂层之间的接触电阻较小，或插塞与第一掺杂区或第二掺杂区之间的接触电阻较小的条件下，插塞的位置较灵活。因此，所述形成方法能够增加插塞形成位置的范围，改善所形成半导体结构的性能。

继续参考图8至图10，本发明实施例还提供一种半导体结构包括：衬底200，所述衬底200包括：隔离区M以及分别位于所述隔离区M两侧的第一器件区N1和第二器件区N2；位于所述第一器件N1衬底200中的第一掺杂区241，所述第一掺杂区241距离所述隔离区M最远的边为第一边251；位于所述第二器件区N2衬底200中的第二掺杂区242，所述第二掺杂区242距离所述隔离区M最远的边为第二边252；位于所述隔离区M衬底200中的隔离结构201，所述隔离结构201之间的衬底200中具有电连接掺杂层230，所述电连接掺杂层230用于实现所述第一掺杂区241与第二掺杂区242的电连接；与所述电连接掺杂层230电连接的插塞232，所述插塞232到所述第一边251的距离l1与到第二边252的距离l2不相等。

需要说明的是，由于所述电连接掺杂层230呈现具有凹陷的弧型，所述凹陷朝向所述电连接掺杂层230。所述插塞232到所述第一边251的距离l1与到第二边253的距离l2不相等，能够增加所述插塞232到所述隔离区M的隔离结构201的距离，从而不容易使所述插塞232与隔离区M隔离结构201接触，从而不容易增加所述插塞232与所述电连接掺杂层231之间的接触电阻，或不容易增加插塞232与第一掺杂区241或第二掺杂区242之间的接触电阻，改善所形成半导体结构性能。

本实施例中，所述半导体结构中，所述插塞232在垂直于所述第一栅极结构210延伸方向上到所述隔离区M的隔离结构201的距离d较大。

本实施例中，所述半导体结构还包括：横跨所述隔离区M隔离结构201、第一器件区N1衬底200和第二器件区N2衬底200的第一栅极结构210；横跨所述隔离区M隔离结构201、第一器件区N1衬底200和第二器件区N2衬底200的第二栅极结构220，所述第一掺杂区241位于所述第一栅极结构210和第二栅极结构220之间的衬底200中，所述第二掺杂区242位于所述第一栅极结构210和第二栅极结构220之间的衬底200中。

所述第一栅极结构210包括：位于所述第一器件区N1、所述第二器件区N2和隔离区M衬底200上的第一栅介质层202；位于所述第一栅介质层202上的第一存储单元和第二存储单元；位于所述第一存储单元和第二存储单元之间的第一字线216；覆盖所述第一掺杂区241、第二掺杂区242和隔离区M隔离结构201的介质层250。

本实施例中，所述第一存储单元和第二存储单元包括：位于所述第一栅介质层202上的第一浮栅214；位于所述第一浮栅214上的第一耦合介质层215；位于所述第一耦合介质层215上的第一控制栅213。

本实施例中，所述第一栅极结构210还包括位于所述第一控制栅213上的第一侧墙212；位于所述第一耦合介质层215上的第二侧墙211，所述第二侧墙211位于所述第一控制栅213和所述第一字线216之间。

在其他实施例中，所述第一栅极结构可以包括：位于所述第一器件区衬底上的第一栅介质层；位于所述第一栅介质层上的第一栅极。

所述第二栅极结构包括：位于所述第一器件区N1、所述第二器件区N2和隔离区M衬底200上的第二栅介质层；位于所述第二栅介质层上的第三存储单元和第四存储单元；位于所述第三存储单元和第四存储单元之间的第二字线。

本实施例中，所述第三存储单元和第四存储单元包括：位于所述第二栅介质层上的第二浮栅；位于所述第二浮栅上的第二耦合介质层；位于所述第二耦合介质层上的第二控制栅。

本实施例中，所述第二栅极结构还包括位于所述第二控制栅上的第三侧墙；位于所述第二栅介质层上的第四侧墙，所述第四侧墙位于所述第二控制栅和所述第二字线之间。

在其他实施例中，所述第二栅极结构可以包括：位于所述第二器件区衬底上的第二栅介质层；位于所述第二栅介质层上的第二栅极。

本实施例中，所述第一栅介质层202、所述第二栅介质层、所述第一耦合介质层215、第二耦合介质层、所述第一控制栅213、第二控制栅、第一浮栅214和第二浮栅、第一字线216和第二字线与上一实施例相同，在此不做赘述。

本实施例中，所述衬底200、隔离结构201、第一掺杂区241、第二掺杂区242、电连接掺杂层230和插塞232与上一实施例相同，在此不做赘述。

本实施例中，所述第一掺杂区241与所述第二掺杂区242之间的间距为0.12μm～0.14μm。所述插塞232在沿垂直于所述第一掺杂区241与所述电连接掺杂层230接触面的方向上偏离所述电连接掺杂层230中心的距离为87nm～107nm。

综上，本发明实施例提供的半导体结构中，所述插塞到所述第一边和第二边的距离不相等，能够增加所述插塞到所述隔离结构的距离，从而不容易使所述插塞与隔离结构接触，从而不容易增加所述插塞与所述电连接掺杂层之间的接触电阻，或不容易增加插塞与第一掺杂区或第二掺杂区之间的接触电阻。因此，所述形成方法能够改善所形成半导体结构性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。