一种集成肖特基二极管的SiCMOSFET器件的制作方法

文档序号:12478755阅读:448来源:国知局
一种集成肖特基二极管的SiC MOSFET器件的制作方法与工艺

本发明属于半导体领域,具体涉及一种集成肖特基二极管的SiC MOSFET器件。



背景技术:

SiC MOSFET经过行业内多年的研究,已经有一些厂商率先推出了商业化产品。在很多的应用情况,可控型器件如晶体管需要反并联一个续流二极管一起工作,如目前常用的硅IGBT模块,都反并联了快恢复二极管作为续流二极管。如果在一个器件中集成了续流二极管,那么不仅提高了芯片的集成度,同时也有效的降低了芯片成本。

现代MOSFET器件结构为了抑制内部寄生BJT的开启,往往源极与p阱进行了电连接短路。因此,现代SiC MOSFET器件本身往往反并联了pn二极管,如图1所示。但是由于SiC材料禁带宽度高,反并联的pn二极管的开启电压非常高,相应的损耗也大。因此当前的SiC MOSFET器件在应用中也往往反并联一个SiC肖特基二极管(SBD),SiC SBD的开启电压低,且反向恢复时间比SiC pn二极管更小,因此更适用于SiC MOSFET的反并联使用。最新的SiC MOSFET也在器件结构中集成了反并联SBD,而集成的SBD往往做在源极区,如美国专利US 6979863中公开的技术方案,但源极金属与肖特基金属相邻,相应的原胞面积增大了,影响器件电流密度。



技术实现要素:

针对现有技术中存在的问题,本发明的目的在于提供一种集成肖特基二极管的SiC MOSFET器件,其有效解决了现有技术中存在的问题。

为实现上述目的,本发明采用以下技术方案:

一种集成肖特基二极管的SiC MOSFET器件,所述SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在所述p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极;其中,所述源极设置在所述n++区和p++区上方;所述栅极完全覆盖在所述p阱区的表面部分,且栅极两端分别与其两侧的n++区和JFET区重叠;所述肖特基金属设置在所述JFET区上方。

进一步,所述栅极与肖特基金属和源极通过层间介质隔离,肖特基金属与源极最后通过互联压块金属形成电连接。

进一步,所述肖特基金属的两端部分金属在隔离介质上部,形成具有场板结构的肖特基二极管。

进一步,所述栅极包括栅介质及所述栅介质上方的多晶硅导电层;所述栅介质的厚度大于10nm,栅介质为SiO2或HfO2

进一步,所述SiC MOSFET器件有源区中原胞的平面俯视图结构为条形、矩形或六角形。

进一步,所述衬底为高掺杂低电阻的n+层或者n++层,浓度大于1E18cm-3;所述漂移层的浓度在1E14-1E17cm-3之间,厚度大于5μm。

进一步,所述n++区浓度大于1E19cm-3,深度大于100nm;所述p++区的浓度大于1E19cm-3,深度大于100nm。

进一步,所述n++区与所述p阱区底部有一设定的间隔。

进一步,所述肖特基金属为Ti、Mo、Ni、Pt或TiW。

进一步,所述p阱区的掺杂深度大于所述n++区。

本发明具有以下有益技术效果:

本申请提出一种集成反并联肖特基二极管的SiC MOSFET器件,其中集成的肖特基二极管在JFET区,与栅极区相邻,有效的利用了JFET区的面积,具有更高的原胞集成度和密度。同时,相比于常规的MOSFET,由于栅电容的面积减小,因此可以有效降低栅电容和输入输出电容,改进器件的开关性能。

附图说明

图1:常规的SiC MOSFET截面结构示意图;

图2a:本发明实施例的原胞分布平面俯视图;

图2b:本发明另一实施例的原胞分布平面俯视图;

图2c:本发明另一实施例的原胞分布平面俯视图;

图3:本发明的SiC MOSFET截面结构示意图(图2a、2b和2c中AA’截面,互联与压块金属前);

图4:本发明的SiC MOSFET截面结构示意图(图2a、2b和2c中AA’截面,互联与压块金属后)。

具体实施方式

下面,参考附图,对本发明进行更全面的说明,附图中示出了本发明的示例性实施例。然而,本发明可以体现为多种不同形式,并不应理解为局限于这里叙述的示例性实施例。而是,提供这些实施例,从而使本发明全面和完整,并将本发明的范围完全地传达给本领域的普通技术人员。

本发明的SiC MOSFET器件整个器件结构由有源区、有源区外的结终端区以及划片槽等几部分组成。有源区由许多原胞并联组成,并且在有源区最终形成源极压块金属与栅极压块金属,两者是电隔离的,用于后面的封装应用。结终端区可以是JTE结构、场限环结构、或场板结构等多种形式。这部分为行业内工程师所熟知。

有源区中原胞的平面俯视图结构为条形、矩形、六角形或其他形状等各种形状的周期排列。

如图2a、2b、2c所示,以六角形的平面俯视图为例,肖特基二极管分布在源极区周围。如图2a所示,一个原胞中源极区每边附近都分布肖特基二极管;或者如图2b所示,部分原胞附近分布;或者如图2c所示,有部分原胞周边无MOS栅结构,只有肖特基二极管。图2b没有充分利用面积以扩大肖特基的区域,而图2c虽扩大了肖特二极管区域,但减少了MOS沟道区域。因此,优选地用图2a结构。在最后金属互联前,各个肖特基二极管是相互隔离的,亦即多晶硅栅在各原胞之间是直接连接的。

如图3-4所示,为图2a、2b、2c中AA’处的截面示意图;本发明了提供了一种集成肖特基二极管的SiC MOSFET器件,该SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极;其中,源极设置在n++区和p++区上方;栅极完全覆盖在p阱区的表面部分,且栅极两端分别与其两侧的n++区和JFET区重叠;肖特基金属设置在所述JFET区上方。

本申请的衬底为n型重掺杂,具有低电阻率的导电特性。衬底上的缓冲层是为了改善衬底与外延层之间的晶格不匹配,同时终结部分衬底的缺陷在缓冲层中,避免缺陷延伸到漂移层。漂移层的掺杂浓度较低,漂移层的浓度、厚度依据器件在设计击穿电压下最小导通电阻而设计。JFET区的掺杂浓度可以与漂移区一致,也可以适当优化比漂移区更高,从而降低JFET区的电阻。JFET区两侧为p阱区(p-well),是p型掺杂的,JFET区的宽度使得器件在阻挡状态下p阱区能有效耗尽JFET区,对JFET区表面形成屏蔽。p阱区的掺杂浓度可以是均匀的,更优地,在栅介质下方的沟道区,掺杂浓度稍低,根据阈值电压的设计而定,而在更深的体内部,掺杂浓度可以更高,利于源极与p阱的有效短路。紧邻p阱区的是掺杂深度比p阱小的n型重掺杂(n++区),具有非常小的电阻率和非常小的源极欧姆接触特性。傍边是重掺杂的p型区(p++区),更优地,p++区深度大于傍边的n++区,与p阱接触更深,实现与p阱实现非常小电阻的电连接。

栅极与肖特基金属和源极通过层间介质隔离,肖特基金属与源极最后通过互联压块金属形成电连接。更优地,肖特基金属的两端部分金属在隔离介质上部,形成具有场板结构的肖特基二极管。肖特基金属在JFET区上方,宽度比JFET区小,非常好的利用了JFET区的面积,具有更高的集成度和原胞密度。相比于常规的MOSFET,JFET上方是介质和多晶硅,相应的贡献很大一部分栅源、栅漏电容。而新器件结构中减少了大部分这方面的电容,因此可以有效减少输入输出电容,改进器件的开关性能。

栅极包括栅介质及所述栅介质上方的多晶硅导电层;所述栅介质的厚度大于10nm,根据介质的介电常数和设计的阈值电压而定。栅介质可以是热氧化生长的SiO2,也可以是淀积的SiO2,如CVD法或ALD法淀积,也可以是淀积的高K介质(高介电常数介质),如HfO2等。如对于热氧化生长的SiO2,优选地厚度为40-80nm。多晶硅上的层间介质层,对于无场板的肖特基金属可以一次生长厚的介质,厚介质可以减少栅源之间的电容;对于有场板的肖特基金属可以分两次生长,第一层介质相对较薄,同时作为场板,第二层介质较厚,进行层间隔离。栅介质与其上的多晶硅导电层部分与源n++区重叠,部分与JFET区重叠,完全覆盖p阱区的表面部分,实现对沟道进行有效控制。多晶硅导电层比栅介质层尺寸稍小一些。

本申请的衬底为高掺杂低电阻的n+层或者n++层,浓度大于1E18cm-3;缓冲层的浓度大概为1E18cm-3,厚度约1-2μm,缓冲层可以非常好的减少衬底与外延层之间的晶格不匹配,同时终结部分衬底的缺陷在缓冲层中,避免缺陷延伸到漂移层。所述漂移层的浓度在1E14-1E17cm-3之间,厚度大于5μm;承担器件耐压功能,浓度、厚度根据器件的额定耐压优化设计而定。JFET区的掺杂浓度可以与漂移区相同,更优地JFET区的掺杂浓度比漂移区更高,则需要在漂移区上再外延一层JFET层,浓度在1E15-1E17cm-3之间,厚度一般大于0.5μm。

本申请的JFET区两侧为p阱区,JFET区的宽度使得器件在阻挡状态下p阱区能有效耗尽JFET区,对JFET区表面形成屏蔽。p阱区的掺杂浓度可以是均匀的,更优地,在栅介质下方的沟道区,掺杂浓度稍低,根据阈值电压的设计而定,而在更深的体内部,掺杂浓度可以更高,利于源极与p阱的有效短路。紧邻p阱区的是掺杂深度比p阱小的n型重掺杂(n++区),浓度大于1E19cm-3,深度大于100nm,具有非常小的电阻率和非常小的源极欧姆接触特性。傍边是重掺杂的p型区(p++区),浓度大于1E19cm-3,深度大于100nm,与p阱实现非常好的电连接。n++区与p阱底部有一定的间隔,避免在没有达到额定电压前p阱区耗尽穿通,从而引起漏电。

栅介质与其上的多晶硅导电层部分与源n++区重叠,部分与JFET区重叠,完全覆盖p阱区的表面部分,实现对沟道进行有效控制。多晶硅导电层比栅介质上尺寸稍小一些。栅介质的厚度大于10nm,根据介质的介电常数和设计的阈值电压而定。肖特基金属可以是Ti、Mo、TiW、Ni、Pt等多种金属,一般伴有淀积后的退火工艺,改善肖特基接触性能。

源互联金属与金属压块可以同时淀积,把源极、肖特基电极进行电连接,并做上非常厚的压块金属,利于封装应用。互联金属也可以与肖特基金属同时完成,如同时淀积两层金属,第一层金属如用Ti、Mo、TiW等作为互联(同时作为肖特基金属),第二层金属用厚的Al,AlSi,AlSiCu,AlCu、Ag、Au等作为压块金属,一般厚度在3μm以上。与此同时栅压块金属也完成,并与各原胞栅极进行了互联。栅与源的压块之间是电隔离的。背面的厚电极金属做在欧姆接触之上,一般可以用TiNiAg、VNiAg、TiNiAu、VNiAu等各种金属,总厚度一般大于1μm。

本发明中提到的n型掺杂与p型掺杂是相对而言的,亦可称为第一掺杂与第二掺杂,亦即n型与p型互换对器件同样适用。

本发明中器件结构不仅适用于SiC,也可同样适用于Si、GaN、Ga2O3等半导体材料,但制备方法不一样。

上面所述只是为了说明本发明,应该理解为本发明并不局限于以上实施例,符合本发明思想的各种变通形式均在本发明的保护范围之内。

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