本发明有关一种基板结构，尤指一种具有被动线路的基板结构。
背景技术：
因应电子产品持续朝轻、薄、短、小的趋势发展，为此所搭配的芯片的尺寸势必随之缩小，同时也需利用封装技术将被动元件(如电感、电容、电阻)的位置从芯片中移至封装基板中，其中，该被动元件中以电感所占的面积较大，因此，在封装基板上实现制作电感元件将成为主要发展的趋势。
电感在电路的应用上相当广泛，尤其是在射频(rf)应用中，其被广泛的用来作为电路阻抗的匹配器与偏压的电源的滤波器与高频讯号截止器。当交流电通过电感时，电流的变化会感应生成磁场，暂时存在于电感中，而磁场的变化则依据法拉第定律生成电动势，在电路中影响电流的变化，也就是电流的相位因此改变。
电感的品质指标(简称为q值)是指该电感储存磁能与本身损耗能量的比率，q值愈高的电感，其电特性愈佳，其中，q值与电感本身的电损耗有关，故若能有效降低电能损耗，则电感的品质特性愈好。然而，电感的电损耗与其寄生电阻值有关，即电阻值愈小，则损耗愈少，q值则愈高。详细地，电阻值的关系式为r＝ρd/a，其中，r为电阻值、ρ为电阻常数、d为线圈长度、a为线圈截面积，故电感的绕线圈为电能损耗的主要因素。
传统芯片尺寸构装(chipscalepackage，简称csp)是利用多层重布线路层(rdl)的基础达成线路扇内(fan-in)或扇出(fan-out)的设计，电感即是利用重布线路层的绕线所构成。如图1a所示，一封装基板1的线路结构10包含多个介电层11,12与一设于该介电层12中的线路层13，其中，该线路层13具有多个导电迹线130与一圈电感131。
若产品需较大的电感q值，在另一介电层11不形成另一圈电感的状况下，将只能于该介电层12中增加该电感131的圈数，以达到增加电感q值的目的。
惟，增加该电感131的圈数将使该电感131的占用该介电层12的面积变大，如图1b所示的两圈电感132，因而造成同一线路层13的布线空间变小(即该介电层12中可供设置导电迹线130的面积变小)。
此外，由于是利用线路层13的制程制作该电感131,132的线圈，故该线圈的厚度t约为5至18μm，并于该线圈的端点形成连接上、下层线路的导电柱，但此种线路形式的电感131,132的电能损耗较高，致使q值较低。
因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。
技术实现要素：
鉴于上述现有技术的缺失，本发明提供一种基板结构，包括：第一绝缘层；第一线路层，其埋设于该第一绝缘层中且包含有第一电感线路；以及第二线路层，其埋设于该第一绝缘层中且包含有第二电感线路，其中，该第二电感线路堆叠于该第一电感线路上，以令该第一与第二电感线路构成电感。
前述的基板结构中，该第一绝缘层具有相对的第一表面与第二表面，且该第一线路层自该第一表面嵌埋于该第一绝缘层中，而该第二线路层自该第二表面嵌埋于该第一绝缘层中。例如，该第一线路层的端部表面齐平该第一绝缘层的第一表面，且该第二线路层的端部表面齐平该第一绝缘层的第二表面；或者，该第一线路层的端部外露于该第一绝缘层的第一表面，且该第二线路层的端部外露于该第一绝缘层的第二表面。
前述的基板结构中，该第一与第二电感线路为螺旋线圈状。
前述的基板结构中，该第一线路层还包含有电性连接该第一电感线路的第一导电迹线。
前述的基板结构中，该第二线路层还包含有电性连接该第二电感线路的第二导电迹线。
前述的基板结构中，该基板结构还包括至少一增层线路部，其设于该第一绝缘层上且电性连接该第一线路层及/或第二线路层。
前述的基板结构中，还包括绝缘保护层，其形成于该第一绝缘层的第一表面，以外露出该第一线路层的部分表面。
前述的基板结构中，还包括绝缘保护层，其形成于该第一绝缘层的第二表面上，以外露出该第二线路层的部分表面。
前述的基板结构中，该第一电感线路的宽度与第二电感线路的宽度为相同或不相同。
本发明还提供一种电子封装件，包括：如前述的基板结构的其中一者；至少一电子元件，其设于该第一绝缘层上且电性连接该第一线路层及/或第二线路层；以及一封装层，其包覆该电子元件。
由上可知，本发明的电子封装件及其基板结构，主要通过堆叠接触该第一与第二电感线路，以增加该电感的厚度，进而提高该电感的q值，故相比于现有封装基板，本发明的基板结构于该第一绝缘层中无需增加电感的线圈数，即可提升电感的q值，且不会影响该第一绝缘层中的导电迹线的布线空间。
附图说明
图1a及图1b为现有封装基板的局部剖面示意图；
图2a至图2d为本发明的基板结构的第一实施例的制法的剖面示意图；
图2e为本发明的电子封装件的第一实施例的剖面示意图；
图2f为本发明的电子封装件的第一实施例的局部上视示意图；
图3a至图3d为本发明的基板结构的第二实施例的制法的剖面示意图；
图3e为本发明的电子封装件的第二实施例的剖面示意图；
图3f为本发明的电子封装件的第二实施例的局部上视示意图；以及
图4为本发明的基板结构的电感的立体示意图。
符号说明：
1封装基板
10线路结构
11,12介电层
13线路层
130导电迹线
131,132电感
2,3电子封装件
2a,3a基板结构
2b电感
20承载件
21第一线路层
210第一电感线路
211第一导电迹线
22第二线路层
220第二电感线路
221第二导电迹线
23第一绝缘层
23a第一表面
23b第二表面
24绝缘保护层
240置晶孔
241植球孔
25,35电子元件
250黏着层
26焊线
27封装层
28导电元件
3b增层线路部
31第三线路层
32第四线路层
320导电柱
33第二绝缘层
350导电凸块
a布设区域
p投影区域
t,h厚度
w1,w2宽度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”、“上”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2a至图2d为本发明的基板结构2a的第一实施例的制法的剖面示意图。
如图2a所示，形成一第一线路层21于一承载件20上，再形成一第二线路层22于该第一线路层21上。
于本实施例中，该第一线路层21为铜材并具有至少一第一电感线路210与电性连接该第一电感线路210的第一导电迹线211，且该第二线路层22为铜材并具有至少一堆叠接触该第一电感线路210的第二电感线路220与电性连接该第二电感线路220的第二导电迹线221，该第二导电迹线221包含如铜柱的导电柱。
此外，该第一电感线路210与第二电感线路220构成一所需的电感2b，且其形状可依需求设计，如图4所示的螺旋线圈状。
又，该第一电感线路210的宽度w1与第二电感线路220的宽度w2为相同，如图4所示，但于其它实施例中，该第一电感线路210的宽度与第二电感线路220的宽度可不相同。
应可理解地，该第一电感线路210与该第一导电迹线211可使用相同材质，但该第一线路层21于图式中以不同剖面线绘示该第一电感线路210与该第一导电迹线211，以区隔两者。同理地，该第二电感线路220与该第二导电迹线221可使用相同材质，但以不同剖面线绘示以区隔两者。
如图2b所示，形成一具有第一表面23a与第二表面23b的第一绝缘层23于该承载件20上，以令该第一绝缘层23包覆该第一线路层21与该第二线路层22，且令该第一绝缘层23的第一表面23a结合该承载件20。
于本实施例中，形成该第一绝缘层23的材质为环氧树脂(epoxy)、封装化合物(moldingcompound)或如聚酰亚胺(polyimide，简称pi)、干膜(dryfilm)等的介电材。
如图2c所示，移除该第一绝缘层23的第二表面23b的部分材质，以令该第二线路层22的端部外露于该第一绝缘层23的第二表面23b。
于本实施例中，通过整平制程，以例如研磨、切除、蚀刻或其他方式移除该第一绝缘层23的第二表面23b的部分材质，使该第二线路层22的端部表面齐平该第一绝缘层23的第二表面23b。另外，也可选择于该第一绝缘层23的第二表面23b形成开口以外露出该第二线路层22的端部。
如图2d所示，移除该承载件20，以外露该第一线路层21与该第一绝缘层23的第一表面23a，且该第一线路层21的端部表面齐平该第一绝缘层23的第一表面23a。
于本实施例中，该第一绝缘层23的第一表面23a与第二表面23b上可再分别形成一如防焊层(soldermask)的绝缘保护层24，且于该绝缘保护层24上分别定义出置晶孔240及植球孔241，以外露出该第一线路层21及第二线路层22的部分表面。
因此，本发明的电感2b通过堆叠接触该第一电感线路210与第二电感线路220以增加该电感2b的厚度而增加线圈截面积a，也就是，该电感2b于该第一电感线路210(其厚度t约等于现有线圈的厚度t)上增加该第二电感线路220(其厚度h约等于该第二导电迹线221(如导电柱)的厚度)，且该第二电感线路220的厚度h约为50至160μm(较佳为60至100μm)，故本发明的基板结构2a可有效降低电阻值，以减少损耗而提升该电感2b的q值。
简言之，本发明的基板结构2a通过增加该电感2b的厚度(t+h)，以提高该电感2b的q值，也就是相同圈数下，本发明的电感2b的q值大于现有电感131的q值，且不会影响该第一绝缘层23中的第一导电迹线211与第二导电迹线221的布线空间。
图2e及图2f为本发明的电子封装件2的第一实施例的示意图。于本实施例中，为接续图2d的制程进行封装制程。
如图2e及图2f所示，将至少一电子元件25通过黏着层250设于该第一绝缘层23的第一表面23a上，且通过多个焊线26电性连接该电子元件25与该第一线路层21(或该置晶孔240中)的第一电感线路210及第一导电迹线211。接着，形成一封装层27于该第一绝缘层23的第一表面23a上，以包覆该电子元件25与该多个焊线26，且形成多个如焊球的导电元件28于该第二线路层22(或该植球孔241中)的第二导电迹线221上。
于本实施例中，该电子元件25为封装件、主动元件、被动元件或其三者组合等，其中，该封装件为例如芯片级封装(chipscalepackage，简称csp)，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。
此外，于其它实施例中，该电子元件25也可利用覆晶(flipchip)方式设置于该第一线路层21上并电性连接于该第一线路层21；或者，该电子元件25可直接接触该第一线路层21。因此，有关该电子元件25电性连接该第一线路层21的方式并无特别限制。
又，该电感2b位于该电子元件25的投影区域p之外。
图3a至图3d为本发明的基板结构3a的第二实施例的制法的剖面示意图。本实施例与第一实施例的差异在于增加增层线路部3b的布设，其它结构大致相同，故以下仅详细说明相异处，而不再赘述相同处，特此述明。
如图3a所示，形成一第三线路层31于一承载件20上，再形成一第四线路层32于该第三线路层31上。
于本实施例中，该第四线路层32包含多个电性连接该第三线路层31的导电柱320。
如图3b所示，形成一第二绝缘层33于该承载件20上，且令该第四线路层32的端部外露于该第二绝缘层33。
于本实施例中，该第三线路层31、第四线路层32与第二绝缘层33构成增层线路部3b，且有关该第三线路层31、第四线路层32与第二绝缘层33的制程可参考图2a至图2c所示的制程(但不包含电感线路的制作)。应可理解地，该增层线路部3b的线路层数量可依需求设计，并不限于上述的两层线路层(即第三线路层31与第四线路层32)。
此外，形成该第二绝缘层33的材质为环氧树脂(epoxy)、封装化合物(moldingcompound)或如聚酰亚胺(polyimide，简称pi)、干膜(dryfilm)等的介电材。
如图3c所示，形成该第一线路层21于该第二绝缘层33上，再形成该第二线路层22于该第一线路层21上。接着，形成该第一绝缘层23于该第二绝缘层33上，令该第一绝缘层23的第一表面23a结合该第二绝缘层33，且令该第二线路层22的端部外露于该第一绝缘层23的第二表面23b。
于本实施例中，该第一线路层21的第一电感线路210与第一导电迹线211还电性连接该第四线路层32。
此外，该第一绝缘层23的材质与该第二绝缘层33的材质可相同或不相同。
如图3d所示，移除该承载件20，以外露该第三线路层31与该第二绝缘层33，而获得本发明的基板结构3a。
应可理解地，该增层线路部3b也可依需求形成于该第一绝缘层23的第二表面23b上，例如，接续图2c的制程制作该增层线路部3b。
图3e及图3f为本发明的电子封装件3的第二实施例的示意图。于本实施例中，为接续图3d的制程进行封装制程。
如图3e及图3f所示，将至少一电子元件35利用覆晶(flipchip)方式通过多个导电凸块350设于该第三线路层31上并电性连接该第三线路层31，再形成一封装层27于该第三绝缘层33上，以包覆该电子元件35与该多个导电凸块350，且形成多个如焊球的导电元件28于该第二线路层22的第二导电迹线221上。
于本实施例中，该电子元件35为封装件、主动元件、被动元件或其三者组合等，其中，该封装件为例如芯片级封装(chipscalepackage，简称csp)，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。
此外，应可理解地，于其它实施例中，该电子元件35也可通过多个焊线(图略)以打线方式电性连接该第三线路层31；或者，该电子元件35可直接接触该第三线路层31。因此，有关该电子元件35电性连接该第三线路层31的方式并无特别限制。
又，该电感2b的布设区域a位于该电子元件35的投影区域p之外，故该电感2b与该电子元件35之间可通过该第三线路层31与该导电柱320电性连接。
本发明提供一种基板结构2a,3a包括：一第一绝缘层23、一第一线路层21以及一第二线路层22。
所述的第一绝缘层23具有相对的第一表面23a与第二表面23b。
所述的第一线路层21自该第一表面23a埋设于该第一绝缘层23中且具有第一电感线路210。
所述的第二线路层22自该第二表面23b埋设于该第一绝缘层23中且具有堆叠接触该第一电感线路210的第二电感线路220，以令该第一与第二电感线路210,220构成电感2b。
于一实施例中，该第一线路层21的端部表面齐平该第一绝缘层23的第一表面23a，且该第二线路层22的端部表面齐平该第一绝缘层23的第二表面23b。
于一实施例中，该第一线路层21的端部外露于该第一绝缘层23的第一表面23a，且该第二线路层22的端部外露于该第一绝缘层23的第二表面23b。
于一实施例中，该电感2b为螺旋线圈状。
于一实施例中，该第一线路层21还包含有电性连接该第一电感线路210的第一导电迹线211。
于一实施例中，该第二线路层22还包含有电性连接该第二电感线路220的第二导电迹线221。
于一实施例中，该基板结构3a还包括至少一增层线路部3b，其设于该第一绝缘层23上且电性连接该第一线路层21及/或第二线路层22。
本发明还提供一种电子封装件2,3，包括：如前述的基板结构2a,3a的其中一者、至少一设于该第一绝缘层23上且电性连接该第一线路层21及/或第二线路层22的电子元件25,35、以及一包覆该电子元件25,35的封装层27。
综上所述，本发明的电子封装件及其基板结构，通过堆叠接触该第一与第二电感线路以增加该电感的厚度，进而提高该电感的q值，使本发明的基板结构于单一绝缘层(第一绝缘层)中无需增加该电感的线圈数，即可提升电感的q值，且不会影响该第一绝缘层中的导电迹线的布线空间。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。