半导体器件、半导体电路以及瞬时阻挡器件的制作方法

本发明的实施例涉及半导体领域，更具体地涉及半导体器件、半导体电路以及瞬时阻挡器件。

背景技术：

在利用互补金属氧化物半导体(cmos)技术的半导体器件中，寄生npn和pnp双极结型晶体管(bjt)可形成在源极区、漏极区、n型阱、p型阱及衬底中。

寄生bjt在触发时可以会产生问题。例如，触发的寄生bjt可以会引起电源(vdd)线和接地(vss)线之间的短路，这可以导致破坏相关的芯片或者相关电子系统出现故障

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：衬底；第一掺杂区，位于所述衬底中；第二掺杂区，位于所述第一掺杂区中；第三掺杂区，位于所述第一掺杂区中；第一瞬时阻挡单元，电连接至所述第二掺杂区；以及第二瞬时阻挡单元，电连接在所述第三掺杂区和所述第一瞬时阻挡单元之间。

本发明的实施例还提供了一种半导体电路，包括：寄生双极结型晶体管(bjt)，具有第一端子和第二端子；第一电源轨；以及第一瞬时阻挡单元，连接在所述寄生双极结型晶体管的第一端子和所述第一电源轨之间。

本发明的实施例还提供了一种瞬时阻挡器件，包括：pmosfet，具有源极端子、栅极端子和连接至寄生双极结型晶体的漏极端子；以及过滤器，连接在所述pmosfet的源极端子和栅极端子之间，其中，在发生瞬时事件时，所述过滤器短接所述pmosfet的源极端子和栅极端子。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各实施例。应注意到，根据工业中的标准时间，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。

图1示出了根据本发明的一些实施例的半导体器件的布局图。

图2a示出了根据本发明的一些实施例的沿着线aa'截取的图1中的半导体器件的示意性截面图。

图2b示出了根据本发明的一些实施例的图2a中所示半导体器件的等效电路的示意性电路图。

图2c示出了根据本发明的一些实施例的图2b中所示半导体器件的瞬时阻挡单元(transientblockunit)。

图2d示出了根据本发明的一些实施例的图2b中所示寄生bjt的符号。

图3a示出了根据本发明的一些实施例的另一半导体器件的示意性截面图。

图3b示出了根据本发明的一些实施例的图3a中所示半导体器件的等效电路的示意性电路图。

图3c示出了根据本发明的一些实施例的图3b中所示寄生bjt的符号。

图4示出了根据本发明的一些实施例的另一半导体器件的布局图。

图5示出了根据本发明的一些实施例的沿着线aa'截取的图4中的半导体器件的示意性截面图。

图6示出了根据本发明的一些实施例的图5所示半导体器件的等效电路的示意性电路图。

图7a示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔的关系。

图7b示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔的关系。

图7c示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔的关系。

图8示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔的关系。

图9示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔的关系。

图10示出了根据本发明的一些实施例的图1所示半导体器件至图4所示半导体器件的关系。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

参考附图，其中类似数字表示贯穿若干视图的类似部分。图1示出了根据本发明的一些实施例的半导体器件1的布局图。参考图1，半导体器件1可以是集成电路的一部分(非单独编号)，其可以包括电连接至不同供电电源的晶体管(如金属氧化物半导体场效应晶体管(mosfet))。在本实施例中，半导体器件1包括若干n型阱区(“n阱”)nw1、nw2、nw3、nw4、nw5、nw6及nw7，该若干n型阱区可电连接至相同或不同供电电源。虽然图1仅图示了n型阱区nw1、nw2、nw3、nw4、nw5、nw6及nw7，但是还涉及半导体器件1包括p型阱区(“p阱”)及其他电子组件，如无源组件。

图2a示出了根据本发明的一些实施例的沿着线aa'截取的图1中的半导体器件的示意性截面图。参考图2a，半导体器件1包括半导体衬底10、浅沟槽隔离(sti)区101及cmos晶体管11和12。

例如，半导体衬底10可以是(但不限于)硅衬底。半导体衬底10可以是p型衬底，其具有范围在每立方厘米1×10¹⁴至5×10¹⁵载荷内的杂质浓度。

浅沟槽隔离(sti)区101形成于半导体衬底10中。提供sti区101以电隔离晶体管(如下进一步详述的111、112、121、122)与诸如晶体管的相邻的半导体组件(未在图2a中示出)。例如，适合stt区101的材料可以包括氧化物(如氧化锗)、氮氧化物(如氮氧化gap)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、掺杂氮的氧化物(如掺杂n2的sio2)、氮氧化硅(sixoynz)等。sti区101还可以由任何合适的“高介电常数”或“高k”材料构成，其中k约大于或等于8，诸如氧化钛(tixoy，如tio2)、氧化钽(taxoy，如ta2o5)、钛酸锶钡(bst、batio3/srtio3)等。

cmos晶体管11包括pmos晶体管111和nmos晶体管112。同样，cmos晶体管12包括pmos晶体管121和nmos晶体管122。

pmos晶体管111包括位于半导体衬底10中的n阱nw1，且pmos晶体管121包括位于半导体衬底10中的n阱nw2。可以注入掺杂剂(未示出)以将掺杂剂原子和/或分子引入半导体衬底10，从而形成位于半导体衬底10中的n⁺掺杂区nw1和nw2。对于pmos晶体管，诸如硼(b)的掺杂剂源极和/或分子的剂量的范围约从1.0×10¹⁵ions/cm²到5.0×10¹⁵ions/cm²。掺杂剂原子和/或分子的注入能量可以在约从30kev到100kev的范围内。在另一实施例中，在约30kev的注入能量下，掺杂剂原子的剂量约为对于nmos晶体管的磷(p)的或对于pmos晶体管的b的1.0×10¹⁵ions/cm²。

应该考虑到，n阱区nw1可以具有比n阱区nw2相对较小的掺杂浓度。此外，应该考虑到，n阱区nw1和nw2可以包括不同掺杂剂。

pmos晶体管111可以包括位于n阱nw1中的源极区s1和漏极区d1，而pmos晶体管121可以包括位于n阱nw2中的源极区s2和漏极区d2。同样，nmos晶体管112可以包括位于半导体衬底10中的源极区s3和漏极区d3，而晶体管122可以包括位于半导体衬底10中的源极区s4和漏极区d4。

可以通过用于形成这样的层的各种已知技术来形成图案化介电层ox，如化学汽相沉积(cvd)、低压cvd(lpcvd、等离子体增强的cvd(pecvd)、溅射和物理汽相沉积(pvd)、热增长等。例如，图案化的介电层ox可以具有在半导体衬底10的上表面上面的范围达到约的厚度，并且例如可以由各种介电材料材料形成，以及例如可以为氧化物(如氧化ge)、氮氧化物(如氮氧化gap)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、掺杂氮的氧化物(注入n2的sio2)、氮氧化硅(sixoynz)等。图案化的介电层ox还可以由任何合适的“高介电常数”或“高k”材料构成，其中k约大于或等于8，诸如氧化钛(tixoy，如tio2)、氧化钽(taxoy，如ta2o5)、钛酸锶钡(bst，batio3/srtio3)等。图案化的介电层ox可以具有等效氧化物厚度tox-eq，例如，其范围达到约等效氧化物厚度tox-eq可以被限定为介电材料的厚度(具有介电常数k)，其将具有约与二氧化硅(sio2)的厚度tox-eq具有的每单位面积电容cox大约相同的每单位面积电容c。由于sio2具有约为4的介电常数kox，且由于c＝k/t和cox＝kox/tox-eq，则近似地，t＝k/c＝k/cox＝ktox-eq/kox＝ktox-eq/4。例如，图案化的介电层ox可以由氧化钽(taxoy，如ta2o5)形成，其介电常数ktao约为24。然后，近似地，使用t＝ktao/c＝ktao/cox及t＝ktaotox-eq/kox＝24tox-eq/4，范围达到约的等效氧化物厚度tox-eq将与范围达到约的ta2o5厚度ttao对应。

pmos晶体管111可以包括位于图案化的介电层ox上的栅极区g1，而pmos晶体管121可以包括位于图案化的介电层ox上的栅极区g2。同样，nmos晶体管112可以包括位于图案化的介电层ox上的栅极区g3，而nmos晶体管122可以包括位于图案化的介电层ox上的栅极区g4。

pmos晶体管可以包括瞬时阻挡单元tbu1和瞬时阻挡单元tbu2。瞬时阻挡单元tbu1具有两个端子，其中一个端子电连接至源极区s1，且另一端子电连接至瞬时阻挡单元tbu2。瞬时阻挡单元tbu2具有两个端子，其中一个端子电连接至漏极区d1，且另一端子电连接至瞬时阻挡单元tbu1。

例如，瞬时阻挡单元tbu1可以包括(但不限于)例如rc触发的反相器nmos钳位电路的钳位电路，以保护电连接至vss1衬垫或vdd1衬垫的引线、迹线、组件免于瞬时事件。

pmos晶体管111的源极区s1电连接至vss1衬垫。瞬时阻挡单元tbu2电连接在vdd1衬垫和漏极区d1之间。瞬时阻挡单元tbu1连接在vss1衬垫和vdd1衬垫之间。

pmos晶体管121的源极区s2电连接至vss2衬垫。pmos晶体管121的漏极区d2电连接至vdd2衬垫。pmos晶体管121可以包括瞬时阻挡单元tbu3。瞬时阻挡单元tbu3电连接在vss2衬垫和vdd2衬垫之间。例如，瞬时阻挡单元tbu3可以包括(但不限于)例如rc触发的反相器nmos钳位电路的钳位电路，以保护电连接至vss2衬垫或vdd2衬垫的引线、迹线、组件免于瞬时事件。

n阱nw1靠近n阱nw2并由sti区101分离。n阱nw1可以具有比n阱nw2相对较小的掺杂浓度。pmos晶体管111的n阱nw1可以接收来自vdd1衬垫的相对较高的电压电平(如20v)信号，而pmos晶体管121的n阱nw2可以接收来自vdd2衬垫的相对较低的电压电平(如5v)信号。在本发明的一些实施例中，pmos晶体管111的n阱nw1可以接收来自vdd1衬垫的较高电压电平(如65v)信号。应该考虑到，pmos晶体管111的n阱nw1和pmos晶体管121的n阱nw2分别接收来自vdd1衬垫和vdd2衬垫的相同电压电平信号。

图2b示出了根据本发明的一些实施例的图2a中所示半导体器件的等效电路1a的示意性电路图。参考图2b，除了瞬时阻挡单元tbu1、瞬时阻挡单元tbu2及瞬时阻挡单元tbu3外，半导体电路1包括寄生双极结型晶体管(bjt)13、电源轨l1、电源轨l2及电源轨l3。

电源轨l1电连接至vdd1衬垫。电源轨l2电连接至vdd2衬垫。电源轨l3电连接至vss1衬垫和vss2衬垫。

寄生bjt13可以包括n掺杂区131(如nw1)、p掺杂区(如半导体衬底10)及n掺杂区132(如nw2)。应该考虑到，半导体器件1可以包括其他寄生bjt。为方便起见，本文仅讨论寄生bjt13。在本实施例中，寄生bjt13为pnp晶体管。当vdd1衬垫接收相对较高电压电平信号，而vdd2衬垫接收相对较低电压电平信号时，寄生bjt13具有导通电压41(如图7a所示)。

集成电路(ic)可以被静电放电(esd)事件严重损坏。因此，在ic的设计阶段期间，应考虑esd事件。随着ic制造技术的进步，越来越多的电路块集成在单个芯片中。因此，ic中的分离的电源域之间的接口电路通常受到esd应力的损坏。

在将ic安装至更大电路装配件(诸如印刷电路板(pcb))之前，以及在将pcb连接至操作电源之前，对于ic来说esd是一个问题。此敏感时期包括生产、存储、运输、处理及安装。

暴露至ic的esd源来自人体(“人体模型”，hbm)。人体向ic放电大约100纳秒(ns)产生几个安培的峰值电流。另一esd源来自金属物体(“机器模型”，mm)，其可产生具有比hbmesd源明显更高的上升时间和电流水平的瞬时现象。

由于对更高操作速度、较小操作电压、更高组装密度以及降低的成本的需求驱使减少所有器件的尺寸，ic中的esd现象的重要性正日益增强。这通常意味着更薄的介电层、具有更多突然的掺杂转换的更高的掺杂水平及较高的电场，所有这些因素均导致损坏esd事件的增加的敏感性。

瞬时阻挡单元tbu1电连接在电源轨l1和电源轨l3之间。例如，瞬时阻挡单元tbu1可以包括(但不限于)例如rc触发的反相器nosm钳位电路的钳位电路，以保护电连接至vss1衬垫或vdd1衬垫的引线、迹线及组件免于esd事件。例如，瞬时阻挡单元tbu1可以被设计为在人体模型中通过最小2kv的电压电平以及在机器模型中通过最小200v的电压电平。esd测试期间，其中vdd1衬垫接收测试信号且vdd2衬垫接地，瞬时阻挡单元tbu1可以接收最大电压电平信号vt1。此外，瞬时阻挡单元tbu1可以具有正向电压vf1。瞬时阻挡单元tbu1可作为二极管(虚线示出)使用。

瞬时阻挡单元tbu3电连接在电源轨l2和电源轨l3之间。瞬时阻挡单元tbu3可以具有正向电压vf3。瞬时阻挡单元tbu3可作为二极管(虚线示出)使用。

瞬时阻挡单元tbu2电连接在vdd1衬垫和寄生bjt13的n掺杂区131之间。瞬时阻挡单元tbu2可以具有正向电压vf2和击穿电压vbv2。

图2c示出了根据本发明的一些实施例的图2b中所示半导体器件1的瞬时阻挡单元tub2。

参考图2c，瞬时阻挡单元tbu2包括金属氧化物半导体场效应晶体管(mosfet)m和过滤器f。mosfetm可以包括(但不限于)pmosfet。mosfetm具有源极端子s5、栅极端子g5、漏极端子d5及连接至源极端子s5的人体端子b。mosfetm的漏极端子d5电连接至寄生bjt13的n掺杂区131。源极端子s5电连接至vdd1衬垫。在本发明的一些实施例中，应该考虑到，mosfetm可以包括nmosfet。

过滤器f包括在vdd1和地面之间串联连接的电容器c和电阻器r。电容器c具有端子c1和c2，其中端子c1电连接至mosfetm的源极端子s5，且端子c2电连接至电阻器r和mosfetm的栅极端子g5。电阻器具有端子r1和端子r2，其中端子r1电连接至电容器c的端子c2和mosfetm的栅极端子g5，且端子r2接地。

当如图2a中所示的半导体器件1或者如图2b中所示的半导体电路1a处于正常操作或进行esd测试时，mosfetm的栅极端子g5被下拉(至接地或零电压)，以导通mosfetm。结果，瞬时阻挡单元tbu2不干扰半导体器件1的正常操作。

发生esd事件时，esd信号可通过过滤器f，这使得mosfetm的栅极端子g5和源极端子s5处于相同的电压电平，并且因此使mosfetm截止。例如，电阻器r可以具有300千欧姆(kω)的电阻，且电容器c可以具有1皮法(pf)的电容。有效地，电阻器r与电容器c协同工作以处理具有约300ns的持续时间的esd事件。

再次参考图2b，可操作瞬时阻挡单元tbu2以保护半导体电路1a免于esd事件。当半导体电路1a处于esd测试时，vdd1衬垫接收电源信号41’(如图8所示)且vdd2衬垫接地。电源信号41’直到电源信号41’的电压电平大于寄生bjt13的导通电压41和瞬时阻挡单元tbu2的击穿电压vbv2之和，才导通寄生bjt13。

再次参考图1，在pmos晶体管111的n阱nw1接收来自vdd1衬垫的相对较高电压电平(如20v)，而pmos晶体管121的n阱nw2接收来自vdd2衬垫的相对较低电压电平(如5v)的条件下，将n阱区nw1与n阱区nw2分离的最小距离或间隔s1约为10至20微米(μm)。

在本发明的一些实施例中，当pmos晶体管111的n阱nw1接收来自vdd1衬垫的相对较高电压电平(如65v)时，将n阱区nw1与n阱区nw2分离的最小距离或间隔s1约为40至60微米(μm)。

图2d示出了根据本发明的一些实施例的图2b中所示寄生bjt13的符号。参考图2d，寄生bjt13包括集电极131、基极133及发射极132。此外，n阱nw1、衬底10及n阱nw2分别作为寄生bjt13的集电极131、基极133及发射极132使用。

图3a示出了根据本发明的一些实施例的另一半导体器件1b的示意性截面图。

参考图3a，半导体器件1b与参考图2a中所图示和描述的半导体器件1相似，但是pmos晶体管121还包括瞬时阻挡单元tbu4。瞬时阻挡单元tbu4具有两个端子，其中一个端子电连接至漏极区d2，且另一端子电连接至瞬时阻挡单元tbu3。

图3b示出了根据本发明的一些实施例的图3a中所示半导体器件1b的等效电路1c的示意性电路图。

参考图3b，半导体电路1c与参考图2b中所图示和描述的半导体电路1a相似，但是半导体电路1c还包括瞬时阻挡单元tbu4，其电连接在vdd2衬垫和寄生bjt13的n掺杂区132之间。瞬时阻挡单元tbu4可以具有正向电压vf4和击穿电压vbv4。当vdd2衬垫接收相对较高电压电平信号，而vdd1衬垫接收相对较低电压电平信号时，寄生bjt13可以具有导通电压42(如图7b所示)。

可操作瞬时阻挡单元tbu4以保护半导体电路1c免于esd事件。当半导体电路1c处于esd测试时，vdd2衬垫接收电源信号42’(如图9所示)且vdd1衬垫接地。电源信号42’直到电源信号42’的电压电平大于寄生bjt13的导通电压42、瞬时阻挡单元tbu2的正向电压vf2和瞬时阻挡单元tbu4的击穿电压vbv4之和，才导通寄生bjt13。

可操作瞬时阻挡单元tbu2以保护半导体电路1c免于esd事件。当半导体电路1c处于esd测试时，vdd1衬垫接收电源信号41”(如图9所示)且vdd2衬垫接地。电源信号41”直到电源信号41”的电压电平大于寄生bjt13的导通电压41、瞬时阻挡单元tbu4的正向电压vf4和瞬时阻挡单元tbu2的击穿电压vbv2之和，才导通寄生bjt13。

瞬时阻挡单元tbu3电连接在电源轨l2和电源轨l3之间。例如，瞬时阻挡单元tbu3可以包括(但不限于)例如rc触发的反相器nmos钳位电路的钳位电路，以保护电连接至vss2衬垫或vdd2衬垫的引线、迹线及组件免于esd事件。例如，瞬时阻挡单元tbu3可以被设计为在人体模型中通过最小2kv的电压电平以及在机器模型中通过最小200v的电压电平。esd测试期间，其中vdd2衬垫接收测试信号且vdd1衬垫接地，瞬时阻挡单元tbu3可以接收最大电压电平信号vt3。瞬时阻挡单元tbu3可以具有正向电压vf3。

图3c示出了根据本发明的一些实施例的图3b中所示寄生bjt13的符号。参考图3c，寄生bjt13包括集电极132、基极133及发射极131。此外，n阱nw1、衬底10及n阱nw2分别作为寄生bjt13的发射极131、基极133及集电极132使用。

图4示出了根据本发明的一些实施例的另一半导体器件2的布局图。参考图4，半导体器件2与参考图1所图示和描述的半导体器件2相似，但是n型阱区nw1、nw2、nw3、nw4、nw5、nw6及nw7之间的距离或间隔s2相对大于图1所示的s2。

图5示出了根据本发明的一些实施例的沿着线aa'截取的图4中的半导体器件2的示意性截面图。参考图5，半导体器件2与参考图2a所示和描述的半导体器件1类似，但是去除了瞬时阻挡单元tbu1、tbu2及tbu3。

图6示出了根据本发明的一些实施例的图5所示半导体器件2的等效电路2a的示意性电路图。参考图6，半导体电路2a与参考图2b所图示和描述的半导体电路1a相似，但是去除了瞬时阻挡单元tbu1、tbu2及tbu3。因此相邻n型阱或p型阱之间的距离或间隔可以增加，以避免触发寄生bjt13。

再次参考图4，在pmos晶体管111的n阱nw1接收来自vdd1衬垫的相对较高电压电平(如20v)，而pmos晶体管121的n阱nw2接收来自vdd2衬垫的相对较低电压电平(如5v)的条件下，将n阱区nw1与n阱区nw2分离的最小距离或间隔s2约为10至20微米(μm)。

在本发明的一些实施例中，当pmos晶体管111的n阱nw1接收来自vdd1衬垫的较高电压电平(如65v)时，将n阱区nw1与n阱区nw2分离的最小距离或间隔s2约为65微米到130微米(μm)。

图7a示出了根据本发明的一些实施例的施加在寄生bjt上的电压与分离寄生bjt的两个极区的间隔之间的关系。参考图7a，横轴表示将如图4所示的n阱区nw1与n阱区nw2分离的间隔，且纵轴表示施加到如图5和图6所示的vdd1衬垫上的电压。

线31表示在半导体电路2a(如图6所示)上进行esd测试期间，在vdd1衬垫处接收的最大电压电平信号vt1与瞬时阻挡单元tbu3的正向电压vf3之和，其中vdd1衬垫接收测试信号且vdd2衬垫接地。

线41表示vdd1衬垫接收相对较高电压电平信号，而vdd1衬垫接收相对较低电压电平信号(如接地信号)时，寄生bjt13的导通电压41。寄生bjt13的导通电压41取决于将如图4所示的n阱区nw1与n阱区nw2分离的间隔。如果寄生bjt13的导通电压41大于最大电压电平信号vt1和瞬时阻挡单元tbu3的正向电压vf3之和(如由线31指示的电压)，则寄生bjt13未导通。因此，esd测试期间，线31和41交集处获得的最小间隔s12对于保持寄生bjt13“截止”是必需的。

图7b示出了根据本发明的一些实施例的施加在寄生bjt上的电压和分离寄生bjt13的两个极区的间隔之间的关系。

参考图7b，横轴表示将如图4所示的n阱区nw1与n阱区nw2分离的间隔，且纵轴表示施加到如图5和图6所示的vdd2衬垫上的电压。

线32表示在半导体电路2a(如图6所示)上进行esd测试期间，在vdd2衬垫处接收的最大电压电平信号vt3与瞬时阻挡单元tbu1的正向电压vf1之和，其中vdd2衬垫接收测试信号且vdd1衬垫接地。

线42表示vdd2衬垫接收相对较高电压电平信号，而vdd1衬垫接收相对较低电压电平信号(如接地信号)时，寄生bjt13的所述导通电压42。寄生bjt13的导通电压42取决于将如图4所示的n阱区nw1与n阱区nw2分离的间隔。如果寄生bjt13的导通电压42大于在vdd2衬垫处接收的最大电压电平信号vt3和瞬时阻挡单元tbu1的正向电压vf1之和(如由线32指示的电压)，则寄生bjt13未导通。因此，esd测试期间，线32和42交集处获得的最小间隔s21对于保持寄生bjt13“截止”是必需的。

图7c示出了根据本发明的一些实施例的施加在寄生bjt上的电压和分离寄生bjt13的两个极区的间隔之间的关系。

参考图7c，图7a所示的线31和41及图7b所示的线32和42共同组合在图7c中，以便于进行解释。确定间隔s12和s21的较大者或最大者以保持寄生bjt13在esd测试期间“截止”。在图7c中，间隔s12大于间隔s21。因此，间隔s12确定为如图4中所示的s2，其用于将n阱区nw1与n阱区nw2分开。

图8示出了根据本发明的一些实施例的施加在寄生bjt上的电压和分离寄生bjt13的两个极区的间隔之间的关系。

参考图8，示图与参考图7c所图示和描述的相似，但是图8还示出了线41’。

线41’表示在半导体电路1a(如图2b所示)在进行esd测试时，在vdd1衬垫处接收的电源信号41’，其中vdd2衬垫接地。线41’表示寄生bjt13的导通电压41和瞬时阻挡单元tbu2的击穿电压vbv2之和。

如果电源信号41’的电压电平大于最大电压电平信号vt1和瞬时阻挡单元tbu3的正向电压vf3之和(如由线31指示的电压)，则寄生bjt13未导通。因此，esd测试期间，线31和41’交集处获得的最小间隔s12’对于保持寄生bjt13“截止”是必需的。

从图8中可观察出，在vdd1衬垫处接收的电压电平从线41上升至线41’，这表明保持寄生bjt13“截止”的间隔从s12减少至s12’。注意，间隔s21小于间隔s12’，因此，间隔s12’确定为如图1中所示的s1，其用于将n阱区nw1与n阱区nw2分离。

图9示出了根据本发明的一些实施例的施加在寄生bjt上的电压和分离寄生bjt13的两个极区的间隔之间的关系。

参考图9，示图与参考图7c所图示和描述的相似，但是图9还示出了线41”和42’。

线41”表示在半导体电路1c(如图3b所示)在进行esd测试时，在vdd1衬垫处接收的电源信号41”，其中vdd2衬垫接地。线41”表示寄生bjt13的导通电压41、瞬时阻挡单元tbu4的正向电压vf4和瞬时阻挡单元tbu2的击穿电压vbv2之和。

如果电源信号41”的电压电平大于最大电压电平信号vt1和瞬时阻挡单元tbu3的正向电压vf3之和(如由线31指示的电压)，则寄生bjt13未导通。因此，esd测试期间，线31和41”交集处获得的最小间隔s12”对于保持寄生bjt13“截止”是必需的。

从图9中可观察出，在vdd1衬垫处接收的电压电平从线41上升至线41”，这表明保持寄生bjt13“截止”的间隔从s12减少至s12”。

线42’表示在半导体电路1c(如图3b所示)在进行esd测试时，在vdd2衬垫处接收的电源信号42’，其中vdd1衬垫接地。线42’表示寄生bjt13的导通电压42、瞬时阻挡单元tbu2的正向电压vf2和瞬时阻挡单元tbu4的击穿电压vbv4之和。

如果电源信号42’的电压电平大于在vdd2衬垫处接收的最大电压电平信号vt3和瞬时阻挡单元tbu1的正向电压vf1之和(如由线32指示的电压)，则寄生bjt13未导通。因此，esd测试期间，线32和42’交集处获得的最小间隔s21’对于保持寄生bjt13“关闭”是必需的。

从图9中可观察出，在vdd2衬垫处接收的电压电平从线42上升至线42’，这表明保持寄生bjt13“截止”的间隔从s21减少至s21’。

在图9中，确定间隔s12”和s21’的较大者或最大者以保持寄生bjt13在esd测试期间“截止”。在图9中，间隔s12”大于间隔s21’，因此，间隔s12”确定为如图1中所示的s1，其用于将n阱区nw1与n阱区nw2分离。

图10示出了根据本发明的一些实施例的图1所示半导体器件和如图4所示半导体器件之间的关系。

参考图10，与参考图4所图示和描述的半导体器件2相比较，可以节省或保留半导体器件2的间隔5以用于其他电路布置。间隔5可以是间隔s1和间隔s2之间的差值。

根据本发明的一些实施例，半导体器件包括：衬底、第一掺杂区、第二掺杂区、第三掺杂区、第一瞬时阻挡单元及第二瞬时阻挡单元。第一掺杂区位于衬底中。第二掺杂区位于第一掺杂区中。第三掺杂区位于第一掺杂区中。第一瞬时阻挡单元电连接至第二掺杂区。第二瞬时阻挡单元电连接在第三掺杂区和第一瞬时阻挡单元之间。

根据本发明的一些实施例，半导体电路包括寄生双极结型晶体管、第一电源轨及第一瞬时阻挡单元。寄生双极结型晶体管具有第一端子和第二端子。第一瞬时阻挡单元连接在寄生bjt的第一端子和第一电源轨之间。

根据本发明的一些实施例，瞬时阻挡器件(transientblockingdevice)包括pmosfet和过滤器。pmosfet具有源极端子、栅极端子和连接至寄生双极结型晶体管的漏极端子。过滤器连接在pmosfet的源极端子和栅极端子之间。在发生瞬时事件时，过滤器短接pmosfet的源极端子和栅极端子。

本发明的实施例提供了一种半导体器件，包括：衬底；第一掺杂区，位于所述衬底中；第二掺杂区，位于所述第一掺杂区中；第三掺杂区，位于所述第一掺杂区中；第一瞬时阻挡单元，电连接至所述第二掺杂区；以及第二瞬时阻挡单元，电连接在所述第三掺杂区和所述第一瞬时阻挡单元之间。

根据本发明的一个实施例，半导体器件还包括在所述衬底中靠近所述第一掺杂区的第四掺杂区。

根据本发明的一个实施例，其中，所述第一掺杂区和所述第四掺杂区包括第一掺杂剂。

根据本发明的一个实施例，其中，所述衬底包括不同于所述第一掺杂剂的第二掺杂剂，并且所述第一掺杂区和所述第四掺杂区由所述衬底的一部分分离。

根据本发明的一个实施例，其中，所述第一瞬时阻挡单元包括钳位电路。

根据本发明的一个实施例，其中，所述第二瞬时阻挡单元包括金属氧化物半导体场效应晶体管(mosfet)和过滤器。

根据本发明的一个实施例，其中，所述金属氧化物半导体场效应晶体管是pmosfet。

根据本发明的一个实施例，其中，所述过滤器包括电容器和连接至所述电容器的电阻器。

根据本发明的一个实施例，其中，所述电容器的一个端子连接至所述pmosfet的源极端子，并且所述电容器的另一端子连接至所述电阻器和所述pmosfet的栅极端子。

根据本发明的一个实施例，其中，所述电阻器的一个端子连接至所述电容器，并且所述电阻器的另一端子接地。

根据本发明的一个实施例，其中，所述pmosfet的漏极端子连接至所述第三掺杂区。

本发明的实施例还提供了一种半导体电路，包括：寄生双极结型晶体管(bjt)，具有第一端子和第二端子；第一电源轨；以及第一瞬时阻挡单元，连接在所述寄生双极结型晶体管的第一端子和所述第一电源轨之间。

根据本发明的一个实施例，半导体电路还包括：第二电源轨；以及第一瞬时阻挡单元，连接在所述第一电源轨和所述第二电源轨之间。

根据本发明的一个实施例，半导体电路还包括：第二电源轨；第三电源轨；第二瞬时阻挡单元，连接在所述第二电源轨和所述第三电源轨之间。

根据本发明的一个实施例，半导体电路还包括：第二电源轨；以及第二瞬时阻挡单元，连接在所述寄生双极结型晶体管的第二端子和所述第二电源轨之间。

根据本发明的一个实施例，其中，所述第一瞬时阻挡单元包括金属氧化物半导体场效应晶体管(mosfet)和过滤器。

根据本发明的一个实施例，其中，所述金属氧化物半导体场效应晶体管是pmosfet，并且所述过滤器包括电容器和连接至所述电容器的电阻器。

根据本发明的一个实施例，其中，所述电容器的一个端子和所述pmosfet的源极端子连接至所述第一电源轨。

根据本发明的一个实施例，其中，所述pmosfet的漏极端子连接至所述寄生双极结型晶体管的第一端子。

本发明的实施例还提供了一种瞬时阻挡器件，包括：pmosfet，具有源极端子、栅极端子和连接至寄生双极结型晶体的漏极端子；以及过滤器，连接在所述pmosfet的源极端子和栅极端子之间，其中，在发生瞬时事件时，所述过滤器短接所述pmosfet的源极端子和栅极端子。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。