半导体器件的制作方法

技术领域

本发明涉及一种半导体器件的制造技术，尤其涉及一种通过焊锡将半导体芯片的凸起电极与衬底的引脚连接的半导体器件的有效的技术。

背景技术：

在日本特开2000－77471号公报(专利文献1)中公开了通过焊锡将设置在半导体芯片上的凸起电极(由金构成)与布线基板的连接焊点进行连接的安装方法(倒装芯片安装方法)。

专利文献1日本特开2000－77471号公报

技术实现要素：

倒装芯片安装方法是在半导体芯片的多个电极片上分别形成突起电极(凸起电极、突起)的方法。而且，通过焊锡将突起电极连接到布线基板侧的引脚，就可将半导体芯片与布线基板进行电连接。其中，所述突起电极例如可使用以金(Au)为主要成分的金属材料(请参照专利文献1)，并通过应用了引线键合技术的球焊法来形成。本案发明人对于如何降低以倒装芯片的连接方式制造的半导体器件的制造成本进行了研究，并于其中的环节之一如使用比金(Au)更廉价的铜(Cu)作为突起电极的主要成分的技术进行了研究，结果发现了如下的问题。

在使用了焊锡的倒装芯片安装方法中，先是在布线基板侧的引脚上涂布焊锡后，再使突起电极与焊锡接触，并通过回流处理(加热处理)使突起电极与焊锡接合。此时，突起电极为铜(Cu)时，比为金(Au)时更容易在突起电极的表面形成氧化膜。因此，在仅是通过事先在布线基板侧的引脚上涂布焊锡的连接方式中，以铜为主成分时的接合强度比以金为主成分时的接合强度低。由此，本案发明人对于事先在布线基板侧的引脚上及突起电极的表面上分别预先涂布焊锡的连接方法进行了如下探讨。

在突起电极的表面预先涂布焊锡的连接方法中，由于焊锡可防止或抑制突起电极(如由铜(Cu)构成)的表面发生氧化，所以可抑制焊锡和突起电极的接合强度降低的现象。但是，如果在布线基板侧的引脚上及突起电极的表面上分别预先涂布焊锡，因突起电极与引脚之间的焊锡量过多而可能导致焊锡渗到突起电极与引脚的接合区域的外围。如上所述，如果焊锡渗到接合区域的外围，根据相临的引脚间(或相临的突起电极之间)的距离，有可能因渗出的焊锡而使相临的引脚(或突起电极)被电连接，从而导致短路。即，这是造成半导体器件可靠性降低的原因。换言之，为了避免因焊锡渗出而导致相临引脚(或者突起电极间)间发生短路，阻碍了缩短多个引脚之间距离从而影响了半导体器件集成度的提高。即，阻碍了提高半导体器件实现高性能化(或小型化)。

鉴于上述问题，本发明的目的是提供一种可提高半导体器件可靠性的技术。

本发明的另一目的在于提供可降低半导体器件制造成本的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本专利申请书所公开的发明中具有代表性的实施方式的概要。

本发明的实施方式之一即半导体器件的制造方法包括倒装芯片的连接工序，即通过焊锡将形成于半导体芯片的表面上且顶端部装载有第一焊锡的多个突起电极和布线基板的多条焊接引线进行电连接的工序。此时，所述多条焊接引线分别具有在俯视观察时由第一宽度构成的第一部分以及与所述第一部分一体形成、且在俯视观察时由比所述第一宽度窄的第二宽度构成的第二部分。另外，所述布线基板的所述多条焊接引线上预先涂布有多处第二焊锡。接着，在所述倒装芯片的连接工序中，以所述多个突起电极与所述多条焊接引线的所述第二部分重合的方式将所述半导体芯片配置在所述布线基板上。另外，在所述倒装芯片的连接工序中，通过对所述第二焊锡进行加热而使所述第二焊锡熔化。

根据本发明的一个方式，提供一种半导体器件的制造方法，包括以下工序：工序a，准备布线基板，其中，所述布线基板具有形成有多条焊接引线的上表面，在俯视观察时，所述上表面包括第一部分及第二部分，所述第一部分由第一宽度构成，所述第二部分与所述第一部分一体形成且在俯视观察时由比所述第一宽度小的第二宽度构成；工序b，以半导体芯片的表面面向所述布线基板的所述上表面的方式将该半导体芯片配置到所述布线基板上，且将所述多条焊接引线和多个焊盘进行电连接的工序，其中，所述半导体芯片具有所述表面、形成于所述表面的所述多个焊盘、与所述多个焊盘接合的多个突起电极以及装载在所述多个突起电极的顶端面的多处第一焊锡；其中，所述工序a中所准备的布线基板的所述多条焊接引线上预先形成有多处第二焊锡，所述工序b中，以所述多个突起电极分别与所述多条焊接引线的所述第二部分重合的方式将所述半导体芯片配置到所述布线基板上，而且，所述工序b中，通过对所述第二焊锡进行加热以熔化所述第二焊锡。

根据本发明的第二方式，也可以是，所述工序a中，配置在所述多条焊接引线中的所述第二部分上的所述多处第二焊锡的厚度，比配置在所述多条焊接引线中的所述第一部分上的所述多处第二焊锡的厚度薄。

根据本发明的第三方式，也可以是，所述工序a还包括以下工序，即：将焊锡涂布在所述多条焊接引线上后，对所述焊锡进行加热从而形成所述第二焊锡的工序。

根据本发明的第四方式，也可以是，在俯视观察时，所述突起电极的顶端面不与所述第一部分重合。

根据本发明的第五方式，也可以是，所述多个突起电极通过将金属膜堆积在所述多个焊盘上而形成。

根据本发明的第六方式，也可以是，所述多个突起电极以铜为主要成分。

根据本发明的第七方式，也可以是，所述多处第一焊锡通过将锡膜堆积在所述多个突起电极的所述顶端面而形成。

根据本发明的第八方式，也可以是，所述第二部分的所述第二宽度比所述多个突起电极的每一个的宽度小。

根据本发明的第九方式，也可以是，所述第一部分的延伸方向的长度为所述第一宽度以上。

根据本发明的第十方式，也可以是，所述第一部分的延伸方向的长度为50μm以上，且所述工序a还包括以下工序，即：在所述布线基板上形成布线后进行电性检查的工序，其中，在进行所述电性检查时，将所述第一部分用作测试用的焊垫。

根据本发明的第十一方式，也可以是，在俯视观察时，所述半导体芯片包括构成四边形的所述表面、位于所述表面相反侧的背面、以及位于所述表面和所述背面之间的侧面，所述多个焊盘包括沿着所述侧面配置的多个第一列焊垫、以及配置于所述第一列焊垫和所述侧面之间的多个第二列焊垫，所述多条焊接引线包括与所述多个第一列焊垫电连接的多条第一列焊接引线、以及与所述多个第二列焊垫电连接的多条第二列焊接引线。

根据本发明的第十二方式，也可以是，所述工序b中，在俯视观察时，将所述多条第一列焊接引线的所述第一部分和所述多条第二列焊接引线的所述第一部分配置在以多列配置的所述多个突起电极之间，而且，所述第一部分的延伸方向的长度比所述第一宽度小。

根据本发明的第十三方式，也可以是，所述工序b中，在俯视观察时，多列配置的所述多个突起电极配置在所述多条第一列焊接引线的所述第一部分和所述多条第二列焊接引线的所述第一部分之间。

根据本发明的第十四方式，也可以是，所述布线基板的所述上表面被绝缘膜覆盖且形成有开口部，所述多条第一列焊接引线和所述多条第二列焊接引线在所述开口部中从所述绝缘膜露出，而且，所述多条第一列焊接引线的所述第一部分及所述第二列焊接引线的所述第一部分没延伸到与所述绝缘膜的所述开口部间的交界。

根据本发明的第十五方式，也可以是，所述布线基板的所述上表面上形成有与所述多个引脚电连接的多条布线，且所述多条第一列焊接引线和所述多条第二列焊接引线的各自的一端不与其他导体图案连接而另一端与所述多条布线连接。

根据本发明的第十六方式，也可以是，所述多条焊接引线的每一条都包括多个所述第一部分以及配置在所述第一部分之间的所述第二部分。

根据本发明的第十七方式，也可以是，所述布线基板的所述上表面形成有与所述多个引脚电连接的多条布线，且所述多条焊接引线的每一条的两端均与所述多条布线连接。

下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。

即，通过本发明的实施方式，可提高半导体器件的可靠性。

附图说明

图1所示的是本发明一实施方式中半导体器件的芯片安装面侧的整体结构的平面图。

图2所示的是沿着图1的A－A线剖开的剖面图。

图3所示的是图1中的半导体芯片的表面(面向布线基板的面)侧的平面图。

图4所示的是去掉图1中的半导体芯片后的布线基板的芯片安装面侧的平面图。

图5所示的是图1中半导体器件的背面(安装面)侧的平面图。

图6所示的是图4的B部中引脚与突起电极的平面位置关系的扩大平面图。

图7所示的是沿着图6的C－C线剖开的扩大剖面图。

图8所示的是沿着图6的D－D线剖开的扩大剖面图。

图9所示的是将突起电极连接到图7所示的布线基板上之前，对突起电极预先涂布了焊锡的状态的扩大剖面图。

图10所示的是本发明一实施方式中半导体器件制造工序的概要的说明图。

图11所示的是在图10的基板准备工序中所准备的布线基板的整体结构的平面图。

图12所示的是沿着图11的E－E线剖开的扩大剖面图。

图13所示的是形成图12所示的焊锡的方法之一例的模式说明图。

图14所示的是以不同于图13所示的方法来形成图12所示的焊锡的方法之一例的模式说明图。

图15所示的是在图10所示的晶片准备工序中所准备的半导体晶片的平面图。

图16所示的是在图15的半导体晶片的一个芯片区域中形成的焊垫外围的扩大剖面图。

图17所示的是在图16中的多个焊垫上形成了突起电极的状态的扩大剖面图。

图18所示的是在图17的突起电极的顶端面上装了焊锡的状态的扩大剖面图。

图19所示的是除去图18中的掩膜后的状态的扩大剖面图。

图20所示的是对图19中的焊锡进行加热，并使其变形为半球状的状态的扩大剖面图。

图21所示的是在图12中的布线基板上安装有半导体芯片的状态的扩大剖面图。

图22所示的是在布线基板上配置了半导体芯片时突起电极和引脚的平面位置关系的扩大平面图。

图23所示的是沿着图22的C－C线剖开的扩大剖面图。

图24所示的是沿着图22的D－D线剖开的扩大剖面图。

图25所示的是使图23中面对面相向配置的焊锡接触的状态的扩大剖面图。

图26所示的是使图24中面对面相向配置的焊锡接触的状态的扩大剖面图。

图27所示的是使图25中已相互接触的焊锡一体化后的状态的扩大剖面图。

图28所示的是使图26中已相互接触的焊锡一体化后的状态的扩大剖面图。

图29所示的是向图21中的半导体芯片和布线基板之间供给底部填充树脂后的状态的扩大剖面图。

图30所示的是将图29中的布线基板进行上下面翻转后，在多个连接盘上接合了焊锡球的状态的扩大剖面图。

图31所示的是将图29中的多个可断开的布线基板进行划片后的状态的平面图(底视图)。

图32所示的是图22的变形例即布线基板的扩大平面图。

图33所示的是沿着图32的C－C线剖开的扩大剖面图。

图34所示的是图3的变形例即半导体芯片的平面图。

图35所示的是将图34中的半导体芯片安装到图32中的布线基板上的状态的扩大平面图。

图36所示的是沿着图35的C－C线剖开的扩大剖面图。

图37所示的是在图22的其他变形例即布线基板上安装图34所示的半导体芯片后的状态的扩大平面图。

图38所示的是沿着图37的C－C线剖开的扩大剖面图。

图39所示的是图37的变形例的扩大平面图。

图40所示的是沿着图39的C－C线剖开的扩大剖面图。

图41所示的是图39所示的布线基板的变形例的扩大平面图。

图42所示的是图39的其他变形例的扩大平面图。

符号说明

1 半导体器件

2 半导体芯片

2a 表面

2b 背面

2c 侧面

2d 焊垫(电极片、焊盘、芯片电极)

2d1 第一列焊垫

2d2 第二列焊垫

2e 布线

2f 绝缘膜

2g 绝缘膜

2h 开口部

3 布线基板(基材、转接板)

3a 上表面

3b 下表面

3c 侧面

4 突起电极(凸起电极、柱状电极)

4s 顶端面

5、5n、5w 焊锡

5a、5a1、5a2 焊锡(第二焊锡)

5b 焊锡(第一焊锡)

6 底部填充树脂(封装体)

11 引脚(焊接引线)

11a 第一列引脚(第一列焊接引线)

11b 第二列引脚(第二列焊接引线)

11c 上表面

11d 侧面

11n 窄截面

11w 宽截面

12 连接盘(引脚)

13 焊锡球

14 布线

15 绝缘层

15a 上表面

15b 下表面

16、17 阻焊膜(绝缘膜)

16a、17a 开口部

20 布线基板(多个可断开板)

20a 产品形成区域

20b 框部(框体)

20c 切割线(切割区域)

25 晶片(半导体晶片)

25a 芯片区域

25b 切割线(切割区域)

26 掩膜

26a 通孔

27 喷嘴

30、32、33、34、35 布线基板

31、36 半导体芯片

FL 助焊剂(助焊剂成分)

Ms 熔锡

NF 粘膜

P1 距离

Pss 焊锡膏

Pws 焊锡颗粒

W1、W2、WB 宽度

具体实施方式

(关于本专利说明书的叙述形式、基本用语及用法的说明)在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割以说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，本实施方式中，对于同样部分的内容原则上不进行重复说明。实施方式中提及各构成素数时，除了特别说明及原理上已经明确限定了特定的数量、以及从前后文的叙述中已明确了并非如此时，所述各构成要素并非是必须的要素。

在实施方式的叙述上，对于材料及构成等方面，除了写明了仅限于所述材料外，“由A构成的X”等表述是指主要构成要素除了A以外还有其他要素。如关于成分的叙述时为“以A为主要成分的X”的意思。例如，提到“硅材料”时，并非仅限定于纯硅材料，还包括如SiGe(锗硅合金)以及其他以硅为主要成分的多元合金及其它添加物等材料。同样地，镀金、铜(Cu)层、镀镍等除了特别说明时之外，也并非仅限于纯金、纯铜、纯镍等，而是指以金、铜(Cu)、镍为主成分的材料。

另外，实施方式中提及的特定数值、数量等时，除了特别说明及原理上经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于所述特定数或可小于等于所述特定数。

为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。

另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。

＜半导体器件＞

图1所示的是本发明一实施方式中半导体器件的芯片安装面侧的整体结构的平面图。图2所示的是沿着图1的A－A线剖开的剖面图。图3所示的是图1中的半导体芯片的表面(面向布线基板的面)侧的平面图。图4所示的是去掉图1中的半导体芯片后的布线基板的芯片安装面侧的平面图、图5所示的是图1中半导体器件的背面(安装面)侧的平面图。另外，图2～图5中，为了更易于识别具有本实施方式的半导体器件1的焊垫2d及引脚11的形状，多个焊垫2d及引脚11各自的平面尺寸分别比以下示例中的平面尺寸大。

如图1所示，本实施方式的半导体器件1为半导体芯片2及安装了半导体芯片2的基材，且具有与半导体芯片2电连接的布线基板(基材、转接板)3。

在俯视观察时，半导体芯片2分别具有四边形的表面2a(请参照图2、图3)、以及位于表面2a相反侧的背面2b(请参照图1、图2)。如图3所示，半导体芯片2的平面形状为边长为5mm左右的正方形。此外，半导体芯片2还包括位于表面2a和背面2b之间的侧面2c(请参照图2)。另外，半导体芯片2具有如由硅构成的半导体基板(图中未示出)，而且，在半导体基板的主面(元件形成面)上例如还形成有晶体管等多个半导体元件(图中未示出)。半导体基板的主面上层积了具有绝缘膜的布线层(图中未示出)，其中，所述绝缘膜将多条布线及多条布线之间进行绝缘。布线层的多条布线分别与多个半导体元件电连接而构成了集成电路。另外，半导体芯片2的表面2a(请参照图3)上形成有多个焊垫(电极片、焊盘、芯片电极)2d。多个焊垫2d形成于层积在半导体基板上的布线层的最上层，且经由布线层的多条布线与多个半导体器件电连接。另外，半导体芯片2的表面2a虽然被如氧化硅(SiO₂)等绝缘膜覆盖，但在多个焊垫2d上，覆盖表面2a的绝缘膜上形成有开口部。而且，开口部中，焊垫2d从绝缘膜露出。如上所述，形成于半导体芯片2的表面2a上的多个焊垫2d与半导体芯片2所具有的多个半导体元件电连接，因此可作为半导体芯片2的外部引脚(电极)。

本实施方式中，如图3所示，沿着半导体芯片2的4个侧面2c(边)分别配置有多个焊垫2d。半导体芯片2的表面2a可划分为如形成有逻辑电路等主电路(核心电路)的主电路形成区域(逻辑电路形成区域)、以及配置有多个焊垫2d的输入输出引脚形成区域(I/O区域)。图3所示的例子中，在表面2a的中央部形成有主电路形成区域，而且还形成有包围所述主电路形成区域的输入输出引脚形成区域。如上所述，通过划分为主电路形成区域和输入输出引脚形成区域，例如在多个焊垫2d产生应力时，也可抑制其影响到主电路。另外，通过将输入输出引脚形成区域集约配置在表面2a的外缘部，可增加外部引脚即焊垫2d的数量，而且也可扩大主电路形成区域的面积。另外，本实施方式中，沿着半导体芯片2的4个侧面2c分别配置有多列(图3中为2列)多个焊垫2d。换言之即是，半导体芯片2具有沿着侧面2c配置的多个第一列焊垫2d1、以及配置在第一列焊垫2d1与侧面2c之间的多个第二列焊垫2d2。本实施方式中，虽然第一列焊垫2d1及第二列焊垫2d2配置在主电路形成区域的外侧(图中未示出)，但如果焊垫2d采用了缓和应力的结构，或在无需考虑应力的情况下，例如也可将第一列焊垫2d1配置在主电路形成区域内。所述第一列焊垫2d1和第二列焊垫2d2分别对应半导体芯片2的4个侧面2c而设置。如上所述，沿着侧面2c分别设置多列焊垫2d，比配置为一列时能配置更多的焊垫2d。如上所述，将焊垫2d进行多列配置时，优选图3所示的，沿着侧面2c将第一列焊垫2d1和第二列焊垫2d2进行交互配置，即所谓的之字形配置。通过将焊垫2d进行之字形配置，即可在相临的第一列焊垫2d1之间配置布线2e(请参照图8)，从而可与第二列焊垫2d2进行电连接。换言之即是，可在与第二列焊垫2d2连接的布线之间配置第一列焊垫2d1。因此，可有效提高在半导体芯片2的主面上进行布线布局的效率(窄间距化)，因而可提高外部引脚即焊垫2d的数量，而且，还可扩大主电路形成区域的面积。

如图1及图2所示，半导体芯片2安装在布线基板3上。在俯视观察时，布线基板3具有四边形的上表面(芯片安装面、表面)3a(请参照图2、图4)、以及位于上表面3a相反侧的下表面(安装面、背面)3b(请参照图2、图5)。例如，图3的示例中，布线基板3的平面形状为边长为7mm～8mm左右的正方形。另外，布线基板3还具有位于上表面3a和下表面3b之间的侧面3c(请参照图2)。如图4所示，布线基板3的上表面3a上配置有多个引脚(焊接引线)11。具体配置为：布线基板3具有绝缘层(核心层、核心材料)15，而且，绝缘层15的上表面15a上形成有多个引脚11、以及包括与引脚11连接的布线的导体图案(如由铜(Cu)构成)。所述导体图案被形成于上表面15a上的阻焊膜(绝缘膜、保护膜)16覆盖，但是，在阻焊膜16中配置有引脚11的位置上形成有开口部16a，因此，多个引脚11在开口部16a中从阻焊膜16露出。另外，在俯视观察时，多个引脚11配置在与半导体芯片2的多个焊垫2d(请参照图3)重合的位置上。本实施方式中，沿着与半导体芯片2重合的区域即芯片安装区域的各边(在俯视观察时为四边形的芯片安装部的各边)分别配置有多个引脚11。本实施方式中，沿着与半导体芯片2重合的区域即芯片安装区域的各边分别配置多列(图4中为2列)多个焊垫2d。换言之即是，布线基板3的上表面3a具有沿着芯片安装区域的各边配置的多个第一列引脚(第一列焊接引线)11a、以及配置在第一列引脚11a和芯片安装区域的各边之间的多个第二列引脚(第二列焊接引线)11b。再换言之即是，多个引脚11具有与多个第一列焊垫2d1电连接的多个第一列引脚11a、以及与多个第二列焊垫2d2电连接的多个第二列引脚11b。另外，第一列引脚11a和第二列引脚11b分别配置在面向半导体芯片2的焊垫2d(请参照图3)的位置上，所以与焊垫2d对应，配置为之字形。

另一方面，如图5所示，在布线基板3的下表面3b配置有半导体器件1的外部引脚即多个连接盘(外部引脚)12，且多个连接盘12上接合有多个焊锡球(安装引脚、接合材料)13。具体如图2所示，布线基板3具有绝缘层(核心层、核心材料)15，且在绝缘层15的下表面15b形成有多个连接盘12、以及包括连接到连接盘12的布线的导体图案(如由铜(Cu)形成)。所述导体图案被覆盖下表面15b的阻焊膜(绝缘膜、保护膜)17所覆盖，且阻焊膜17中配置连接盘12的位置形成开口部17a，开口部17a中，多个连接盘12从阻焊膜17露出。另外，在将半导体器件1安装到图中未示出的安装基板上时，与连接盘12接合的焊锡球13是一种导电性的接合材料，其将安装基板侧的多个引脚和多个连接盘12进行电连接。另外，如图5所示，在俯视观察时，多个连接盘12及焊锡球13按行列状(排列状、矩阵状)进行配置。与半导体器件1一样将作为外部引脚即连接盘12(或焊锡球13)按行列状配置在安装面上的封装被称作面阵型半导体器件。由于面阵型半导体器件1可将安装面的布线基板3的下表面3b有效用作外部引脚的配置空间，因此可抑制安装面积的增大，同时还可增加引脚数。

如图2的模式所示，布线基板3的多个引脚11经由多条布线14与多个连接盘12电连接，其中，所述多条布线14将布线基板3的上表面3a侧和下表面3b侧进行电连接。由此，在将图中未示出的安装基板与半导体芯片2进行电连接时，布线基板3具有将安装基板与半导体芯片2进行中继连接的转接板的作用。另外，图2中用直线来表示多条布线14，但实际上，多条布线14包括迂回配置在布线基板3的各布线层中的布线、以及将布线基板3的各布线层之间进行电连接的层间布线(过孔布线)。图2中，以具有4层(绝缘层15的上表面15a上为第一层、上表面15a和下表面15b之间为第二层及第3层、下表面15b上为第4层)布线层的布线基板3为例进行了说明，但布线层的数量不仅限于4层，根据引脚数及布线布局等还可进行变更。

本实施方式中，如图2所示，在使半导体芯片2的表面2a配置为面向布线基板3的上表面3a的状态下，将半导体芯片2安装到布线基板3上，即以所谓的倒装芯片安装方法(面朝下的安装方式)进行安装。将多个引脚11配置在面向半导体芯片2的多个焊垫2d的位置上，并如图2所示，经由多个突起电极(柱状电极)4及焊锡5而电连接。另外，经由多个突起电极4及焊锡5将半导体芯片2固定到布线基板3的上表面3a上。也就是说，经由焊锡5将形成于焊垫2d上的突起电极4接合到引脚11上，由此可将半导体芯片2固定到布线基板3上并与布线基板3电连接。

本实施方式中的突起电极4为圆柱状的柱状电极，例如由铜(Cu)构成。但所述突起电极4的形状并不仅限于圆柱形状，也可为角柱状。一般情况下，与半导体芯片的电极片接合的突起电极的构成材料除了铜(Cu)以外，还可用金(Au)等，本实施方式中用铜(Cu)作为突起电极4的材料，由此可大幅度降低材料的成本。另外，本实施方式中的焊锡5及焊锡球13实质上不含铅(Pb)，即由所谓的无铅焊料构成，如纯锡(Sn)、锡－铋膜(Sn－Bi)、锡－银(Sn－Ag)、或锡－银－铜(Sn－Ag－Cu)等。本实施方式中，无铅焊料是指铅(Pb)的含量不超过0.1wt％，所述含量是按照RoHs(Restriction of Hazardous Substances)规定的标准制定的。

另外，半导体芯片2的表面2a和布线基板3的上表面3a之间配置有底部填充树脂(封装体)6，而且，焊垫2d与引脚11的接合部由底部填充树脂6封装。如上所述，通过用底部填充树脂6将焊垫2d和引脚11的接合部进行封装，就可分散及缓和焊垫2d和引脚11的接合部外围所产生的应力。但是，倒装芯片安装方法不仅适用于图2所示的实施方式，即将底部填充树脂6填充到半导体芯片2和布线基板3之间的实施方式，也可适用于没配置有底部填充树脂6的变形例的结构。

＜引脚接合部的外围结构＞

下面详细说明图2所示的焊垫2d和引脚11的接合部外围的结构。图6所示的是图4的B部中引脚与突起电极的平面位置关系的扩大平面图。图7所示的是沿着图6的C－C线剖开的扩大剖面图，图8所示的是沿着图6的D－D线剖开的扩大剖面图。图9所示的是将突起电极连接到图7所示的布线基板上之前，对突起电极预先涂布了焊锡的状态的扩大剖面图。

如图6所示，多个引脚11分别具有宽截面(部分)11w和窄截面(部分)11n，其中，平面上看所述宽截面(部分)11w由宽度(与引脚11的延伸方向交叉的方向的长度)W1构成，所述窄截面(部分)11n与所述宽截面11w一体形成，且在俯视观察时，由比宽度W1小的宽度(与引脚11的延伸方向交叉的方向的长度)W2构成。本实施方式中，宽截面11w的宽度W1与突起电极4的宽度(平面上看即直径)WB大致相同，如为30μm左右。窄截面11n的宽度W2比宽度W1小(窄)，如为20μm左右。而且，多个突起电极4(焊垫2d)配置在与多个引脚11的窄截面11n重合的位置上，且如图7及图8所示，经由焊锡5而接合。

为增大面向突起电极4的区域中的焊锡5与引脚11的接触面积，优选将突起电极4配置在与宽截面11w重合的位置上。但本实施方式中是将突起电极4配置在与窄截面11n重合的位置上，理由是：由于本实施方式中的突起电极4是由比金(Au)更易被氧化的铜(Cu)构成的，而且，如在突起电极4的表面形成氧化膜，将降低焊锡5的湿润性，从而导致焊锡5与突起电极4的接合强度降低。因此，在突起电极4被预先涂布的焊锡(作为焊锡5的原料的焊锡)覆盖的状态下进行加热处理(局部回流处理)，而使其与引脚11接合。另一方面，如前所述，本实施方式中的引脚11由铜(Cu)构成。与突起电极4的情况一样，如果在引脚11的表面形成氧化膜，将因焊锡5的湿润性降低而导致焊锡5和引脚11的接合强度降低。因此，在引脚11的表面事先被焊锡(作为焊锡5的原料的焊锡)覆盖的状态下进行加热处理(局部回流处理)而使其与突起电极4接合。如上所述，在突起电极4的表面及引脚11的表面预先涂布焊锡5的原料的状态下进行接合，可提高突起电极4和引脚11的接合部的接合强度。

但是，在突起电极4的表面及引脚11的表面分别预先涂布了焊锡5的原料的焊锡状态下进行接合时，为了确实覆盖引脚11及突起电极4的表面，将需要更多的焊锡。特别是在通过印刷法(详情后述)对引脚11的表面涂布焊锡5的原料的焊锡时，厚度如为15μm～18μm左右。因此，将导致出现如下状况，即：为使涂布在突起电极4及引脚11上的焊锡一体形成，将需更多的焊锡5，而安装半导体芯片2后将导致突起电极4的表面(顶端面4s)和引脚11的表面(上表面)之间的间隔变窄，而且，介于突起电极4的表面(顶端面4s)和引脚11的表面(上表面)之间的焊锡5的一部分将渗到接合区域的外围(如图8所示的相临的突起电极4之间)。如果焊锡5渗到接合区域的外围，因相临的引脚11之间(或突起电极4之间)的距离，有可能使相临的引脚11之间因焊锡5而被电连接而导致出现短路。即，这是造成半导体器件可靠性降低的原因之一。换言之即是，为了避免在焊锡5渗出时导致相临的引脚11之间(或突起电极4之间)出现短路而无法缩短多个引脚间的距离，从而阻碍了引脚集成度的提高。即，这是实现半导体器件高性能化(或小型化)的障碍之一。

针对上述课题，本案发明人考虑了如下对策。方法之一是，为了防止或抑制在引脚11的表面形成氧化膜，使用比铜(Cu)更难于氧化的材料(如金(Au)等)构成的金属膜来覆盖引脚11(由铜(Cu)形成)的表面。此时，即使引脚11的表面上不预先涂布作为焊锡5的原料的焊锡，也可抑制引脚11表面上的焊锡5湿润性降低的现象。但此时由于仅利用涂布在突起电极4上的焊锡来接合突起电极4和引脚11，将因焊锡5的量不足而导致接合强度降低。另外，在焊锡5的量很少的情况下，进行回流处理时焊锡5将流向接合部的外围，从而导致突起电极4和引脚11的导通不良。另一方法是通过电镀法在引脚11的表面涂布(形成)作为焊锡5的原料的焊锡。例如，可通过电解电镀法涂布厚度为5μm左右的作为焊锡5的原料的焊锡(锡膜)。但是，在通过电解电镀法来涂布(形成)焊锡时，必须分别将多个引脚11连接到用于流过电流的布线(供电线)。即，布线基板3中必须留出用于进行电解电镀的供电线的空间，因此将使布线基板难于实现小型化。另外，还将造成与布线基板3的引脚11连接的布线14的布线布局的自由度下降。另外，在通过化学镀来涂布(形成)焊锡时，虽然无需配置供电线，但是所涂布的焊锡上将容易出现涂布不均匀的现象。换言之就是，在面向引脚11的突起电极4的位置上有可能没形成有焊锡。而且，由于化学镀法是通过还原作用来堆积镀膜的，所以，由铜(Cu)构成的引脚11将被镀浸液侵蚀，如本实施方式所述，在将突起电极4接合到引脚11的窄截面11n时，将容易发生接合不良。

本案发明人通过对上述问题进行了研究后，采用了图6～图8所示的结构。即，多个引脚11分别具有宽截面(部分)11w和窄截面11n，其中，在俯视观察时，所述宽截面11n具有宽度W1，所述窄截面11n与所述宽截面11w一体形成，且在俯视观察时，具有比宽度W1小的宽度W2。而且，将突起电极4配置到与窄截面11n重合的位置上，并经由焊锡5接合到引脚11上。即，将突起电极4进行接合的焊接接合区与引脚11的窄截面11n重合。通过印刷法在多个引脚11的表面涂布焊锡时，将具有焊锡成分和助焊剂成分(使焊锡成分活性化的成分)的焊锡膏或多个焊锡颗粒(焊锡粉)和钎剂膏(含有助焊剂成分的焊膏)涂布到引脚11的表面。接着，在使助焊剂成分和焊锡成分接触的状态下进行加热处理(回流处理)，以使焊锡成分熔化后成为一体。此时，由于熔化后的焊锡成分(熔锡)受到熔锡的表面张力的影响，从而变形为较稳定的物理形状。

此时，涂布了焊锡的引脚11的平面形状例如不为单纯的四角形等形状时，熔锡将因表面张力的影响而随着引脚11的形状而发生变形。即，在按一定方向延伸的金属图案中，存在宽度大的部分和宽度小的部分时，熔锡具有易汇集到宽度较大的部分的倾向。以图6为例，宽截面11w中将汇集大部分熔锡，且随着图9所示的宽截面11w的形状形成半球状(圆拱状)的焊锡(焊锡块)5a1。另一方面，在图6所示的窄截面11n上，特别是临接宽截面11w的区域中，由于熔锡将朝向宽截面11w移动，所以，形成图9所示的熔锡的焊锡(锡膜)5a2的量将比宽截面11w的少。而且，在熔锡冷却后通过清洗除去助焊剂成分的残渣等时，在维持因熔锡的表面张力而形成的形状的状态下，焊锡(作为焊锡5的原料的焊锡)将被涂布(形成)在引脚11上。即，预先在引脚11的表面涂布(形成)的焊锡5a中，窄截面(部分)11n中焊锡5a2的量(厚度)比宽截面11w中焊锡5a1的量(厚度)小(薄)。换言之就是，本实施方式中，由于多个引脚11分别为具有宽截面11w和窄截面11n的形状，所以，即使在通过印刷法来涂布焊锡5a的制造方法中，也可稳定地形成较薄的焊锡5a2。例如，本实施方式中，焊锡5a1的厚度(从引脚11的上表面到焊锡5a1的最高点的距离)至少为10μm。但是，通过印刷法来涂布焊锡5a时，优选焊锡5a1的厚度不低于20μm。另一方面，焊锡5a2的厚度(从引脚11的上表面到焊锡5a2的最高点的距离)最大为7μm。但是，如果焊锡5a1的厚度不低于20μm时，焊锡5a2的厚度最高可为10μm。

如上所述，根据本实施方式的所述方法，可使涂布(形成)在窄截面11n上的焊锡5a2的厚度稳定且较薄地形成。因此，通过将突起电极4(请参照图7)配置在较薄的焊锡5a2上(即与窄截面11n重合的位置上)并使其与焊锡5a2接合，就可如图7及图8所示，对连接突起电极4和引脚11的焊锡5的量进行适量控制。因此，可抑制及防止因焊锡5渗到接合区域的外围而导致半导体器件1可靠性降低的现象。换言之即是，可提高半导体器件1的可靠性。另外，本实施方式的方法中可通过印刷法来稳定形成焊锡5a，因此无需在布线基板3中配置电镀用的布线(供电线)。由于无需留出供电线的配置空间及其外围空间，所以可实现布线基板3平面尺寸的小型化。换言之即是，可减少半导体器件1的安装面积。另外，由于无需配置供电线，因此提高了布线布局设计的自由度。另外，根据本实施方式的方法，由于可使用印刷法作为焊锡5a的涂布方法，所以在进行布线基板的量产时，可实现稳定的量产。使用上述方法时，如图9所示的焊锡5a中，配置在宽截面11w上的焊锡5a1在与突起电极4接合时，将有部分移动到突起电极4一侧，但如图7所示，大部分将残留在宽截面11w上。因此，采用了上述方法的本实施方式的半导体器件1中，将突起电极4和引脚11进行接合的焊锡5中，配置在比起突起电极4的接合部(夹在顶端面4s和引脚11之间的区域)更靠近宽截面11w侧的焊锡5w的厚度，比配置在与突起电极4的接合部相比更靠近窄截面11n侧(位于宽截面11w的相反侧)的焊锡5a2的厚度厚。但是，焊锡5中，配置在与突起电极4的接合部(夹在顶端面4s和窄截面11n间的区域)的焊锡5n的厚度因受表面张力的影响，有时可能比配置在宽截面11w上的焊锡5w更厚。

另外，本实施方式的变形例中，如通过印刷法以外的方法来形成焊锡5a时，先对涂布在引脚11上的焊锡进行热处理(加热处理)以使焊锡熔化，如前所述，熔锡将随着引脚11的形状而发生变形。因此，即使在通过镀法(电镀法或化学镀法)形成厚度至少为10μm左右的焊锡的镀膜时，也可适用本实施方式中的上述结构，可在与突起电极4接合之前先将焊锡熔化，之后再形成图9所示的焊锡5a。

为了稳定地形成较薄的焊锡5a2，只需将引脚11中的宽截面11w和窄截面11n的宽度设为厚度各异的宽度即可，所以，如图6所示的引脚11的变形例，可将宽截面11w的宽度W1设为比突起电极4的宽度(在俯视观察时为直径)WB宽，也可将窄截面11n的宽度W2设为与突起电极4相同的宽度。但是，为了缩小多个引脚11的平面尺寸，优选图6所示的，将宽截面11w的宽度W1设为与突起电极4的宽度WB相同，且将窄截面11n的宽度W2设为比突起电极4的宽度小。此时，如图8所示，突起电极4的顶端面(与引脚11的上表面11c为对面的面)4s的一部分超出引脚11的外侧而配置。因此，从将突起电极4接合到与窄截面11n重合的位置就可抑制接合强度降低的观点来看，焊锡5n优选以覆盖引脚11的上表面11c及两个侧面11d的方式形成。由此，由于可增加焊锡5n和引脚11的接触面积，所以可抑制接合强度降低的现象。

＜半导体器件的制造方法＞

下面说明本实施方式的半导体器件的制造方法。本实施方式中的半导体器件1以图10所示的流程制成。图10所示的是本发明一实施方式中半导体器件的制造工序的概要的说明图。以下用图11～图31对各工序进行详细说明。

＜基板准备工序＞

在图10所示的基板准备工序中，准备图11及图12所示的布线基板20。图11所示的是在图10的基板准备工序中所准备的布线基板的整体结构的平面图、图12所示的是沿着图11的E－E线剖开的扩大剖面图。

如图11所示，本工序中准备的布线基板20中的框部(框体)20b的内侧具有多个产品形成区域20a。且多个(图11中为27个)产品形成区域20a按行列状配置。布线基板20为所谓的多个可断开板，具有相当于图1所示的布线基板3的多个产品形成区域20a、以及各产品形成区域20a之间的切割线(切割区域)20c。如上所述，通过使用具有多个产品形成区域20a的多个可断开板，就可提高制造效率。

另外，如图12所示，各产品形成区域20a中分别形成有图1～图9中所说明的布线基板3的构成材料。具体是，如布线基板20由树脂形成，且具有包括上表面15a以及位于上表面15a相反侧的下表面15b的绝缘层(核心层、核心材料)15。另外，布线基板20的各产品形成区域20a具有配置在上表面3a侧的多个引脚11、配置在下表面3b侧的多个连接盘12、以及将多个引脚11和连接盘12进行电连接的多条布线14。另外，绝缘层15的上表面15a上及下表面15b的下方分别被阻焊膜16、17覆盖，而且在形成于阻焊膜16上的开口部16a中，多个引脚(焊接引线)11从阻焊膜16中露出。本实施方式中，一个开口部16a中露出多个引脚11。另外，在形成于阻焊膜17中的多个开口部17a中，多个连接盘12分别从阻焊膜17中露出。布线基板20所具有的导体图案(引脚11、连接盘12及布线14)分别由以铜(Cu)为主成分的金属材料形成。本实施方式中，形成所述导体图案的方法，例如可采用减去法或半加成法等方法形成。通过如上所述的方法，就可形成如图6所示的引脚11的形状，所述引脚11具有在俯视观察时由宽度(与引脚11的延伸方向交叉的方向的长度)W1构成的宽截面(部分)11w、以及与宽截面11w一体形成且在俯视观察时由比宽度W1小的宽度(与引脚11的延伸方向交叉的方向的长度)W2构成的窄截面(部分)11n。因此，本工序中准备的布线基板20所具有的多个引脚11为图6所示的、具有宽截面11w和窄截面11n的平面形状。

另外，多个引脚11的上表面11c上预先涂布有多处焊锡5a。所述焊锡5a为图2所示的焊锡5的原料。另外，预先涂布(形成)于引脚11表面的焊锡5a中，涂布(形成)在窄截面(部分)11n上的焊锡5a2的量(厚度)比涂布(形成)在宽截面11w上的焊锡5a1的量(厚度)小(薄)。换言之就是，多个引脚11包括涂布(形成)了焊锡(锡膜，如最大为7μm)5a2、且在临近宽截面11w的位置涂布得较薄的区域(窄截面11n)。如前所述，所述焊锡5a可通过印刷法形成。下面说明通过印刷法形成焊锡5a2的方法。图13所示的是形成图12所示的焊锡的方法之一例的模式说明图、图14所示的是以不同于图13所示的方法来形成图12所示的焊锡的方法之一例的模式说明图。

图13所示的焊锡的形成方法中，首先在步骤S1(图10所示的基板准备工序)中，准备形成有多个引脚11的布线基板20。接下来在步骤S2(图10所示的焊锡涂布工序)中，在多个引脚11上涂布(印刷)焊锡膏(焊锡)Pss。所述焊锡膏Pss在常温中呈膏状，且包括焊锡成分和使焊锡成分活性化的助焊剂成分。本实施方式中，对多个引脚11不是以单个的方式涂布焊锡膏Pss，而是以一次性覆盖多个引脚11的方式涂布焊锡膏Pss。通过采用上述的涂布方式，便可简化涂布工序。接下来的步骤S3(图10所示的热处理工序)中，通过对焊锡膏Pss进行热处理(加热处理、回流处理)，以熔化焊锡膏Pss中的焊锡成分。此时的加热温度根据焊锡成分的熔点不同而不同，如锡－银(Sn－Ag)类的无铅焊料为240℃～280℃。本工序中，通过焊锡膏Pss中所含有的助焊剂(助焊剂成分)FL将焊锡膏Pss的焊锡成分活性化，从而可提高对于熔锡Ms的引脚11的湿润性。另外，本工序中，熔锡Ms受到表面张力的影响而变形为稳定的物理形状。因此，如图9或图12所示的焊锡5a，在宽截面11w上汇集了较多的熔锡Ms(请参照图13)。结果，可使图13所示的窄截面11n上的熔锡Ms的厚度最大为7μm的稳定的薄膜。在接下来的步骤S4(图10所示的清洗工序)中，通过冷却熔锡Ms来使熔锡Ms凝固而形成焊锡5a。另外，对引脚11外围进行清洗来清除残留在焊锡5a外围的助焊剂FL的残渣，即可获得图12所示的形成有焊锡5a的布线基板20。

图14所示的焊锡的形成方法如下。首先，在图14所示的步骤S1(图10所示的基板准备工序)中，准备形成有多个引脚11的布线基板20。接着在步骤S2(图10所示的基板准备工序)中，将布线基板20上形成的多个引脚11浸到药液后再使其干燥，以在引脚11的表面(上表面及侧面)形成粘膜NF。由于粘膜NF是通过使引脚11表面的金属与药剂发生化学反应而形成的，所以可在引脚11的露出面(上表面及侧面)形成粘膜NF。接着在步骤S3(图10所示的焊锡涂布工序)中，在多个引脚11上涂布(印刷)多个焊锡颗粒(焊锡粉、焊锡)Pws，并使其附在粘膜NF上。由于粘膜NF是在引脚11的表面选择性地形成，所以即使一次性地将焊锡颗粒Pws涂布在多个引脚11上，焊锡颗粒Pws也不会附在绝缘层15的上表面15a上。因此，可选择性地将焊锡颗粒Pws附在引脚11上。由此，与图13所示的方法相比，可减少附在引脚11外围的焊锡成分的量。另外，根据焊锡颗粒Pws的平均粒径，可控制附在引脚11外围的焊锡成分的量。即，通过减小焊锡颗粒Pws的平均粒径，就可减少附在引脚11外围的焊锡成分的量。相反地，如果加大焊锡颗粒Pws的平均粒径，就可增加附在引脚11外围的焊锡成分的量。接下来的步骤S4(图10所示的焊锡涂布工序)中，以覆盖多个引脚11及焊锡颗粒Pws的方式涂布(印刷)含有助焊剂FL的焊膏(钎剂膏)。由于助焊剂FL是用于使焊锡颗粒(焊锡成分)Pws活性化从而提高对引脚11的湿润性而涂布的，所以为了简化涂布工序，例如，可以以覆盖多个引脚11的方式一次性地进行涂布。在接下来的步骤S5(图10所示的热处理工序)中，对焊锡颗粒Pws进行热处理(加热处理、回流处理)以熔化焊锡成分。此时的加热温度根据焊锡成分的融点不同而不同，如锡－银(Sn－Ag)类的无铅焊料为240℃～280℃。本工序中，通过涂布在焊锡颗粒Pws上的助焊剂FL使焊锡成分活性化，从而可提高熔锡Ms对引脚11的湿润性。另外，本工序中，如前所述，由于熔锡Ms受到表面张力的影响而变形为稳定的物理形状。因此，与如图9或图12所示的焊锡5a一样，宽截面11w上汇集有较多的熔锡Ms(请参照图13)。在接下来的步骤S6(图10所示的清洗工序)中，通过冷却熔锡Ms来使熔锡Ms凝固形成焊锡5a。另外，对引脚11的外围进行清洗来清除残留在焊锡5a外围的助焊剂FL的残渣，即可获得图12所示的形成有焊锡5a的布线基板20。

本案发明人对于上述焊锡5a的形成方法还在继续进行研究，本实施方式中只列举了其中我们认为合适的两种方法。当然，在不脱离主旨的范围内还可进行种种变更。

＜半导体芯片的准备工序＞

图10所示的半导体芯片的准备工序中，准备图3所示的半导体芯片2。图15所示的是在图10所示的晶片准备工序中所准备的半导体晶片的平面图、图16所示的是在图15的半导体晶片的一个芯片区域中形成的焊垫外围的扩大剖面图。图17所示的是在图16中的多个焊垫上形成了突起电极的状态的扩大剖面图。

图3所示的半导体芯片通过如下方式制成。首先，在图10所示的晶片准备工序中，准备图15所示的晶片(半导体晶片)25。本工序中所准备的晶片25如图15所示，具有略呈圆形的平面形状的表面2a及位于所述表面2a相反侧的背面2b。而且，晶片25具有多个芯片区域(器件区域)25a，且各芯片区域25a各相当于图3所示的半导体芯片2。另外，相临的芯片区域25a之间形成有切割线(切割区域)25b。切割线25b以格子状形成，并将晶片25的表面2a划分为多个芯片区域25a。另外，切割线25b中,形成有多个用于确认芯片区域25a内形成的半导体元件等是否正确形成的TEG(Test Element Group)及对准标记等导体图案。

本工序中所准备的晶片25中，例如在由硅(Si)构成的半导体基板的主面(元件形成面)上形成有晶体管等多个半导体元件(图中未示出)。另外，如图16所示，在半导体基板的主面上层积有将多条布线2e与相临的布线2e之间进行绝缘的绝缘膜2f的布线层(图中未示出)，且在其中的最上层形成有将所述多条布线2e进行电连接的多个焊垫(电极片、焊盘、芯片电极)2d。其中，所述多个焊垫2d经由布线层的多条布线2e与多个半导体元件电连接。也就是说，本工序中所准备的晶片25中，预先在半导体基板的主面上形成了集成电路。另外，半导体芯片2的表面2a虽然被如氧化硅(SiO₂)等绝缘膜2g所覆盖，但是在多个焊垫2d上，覆盖表面2a的绝缘膜2g中形成有开口部2h。而且，在开口部2h中，焊垫2d从绝缘膜露出。

接下来在图10所示的形成突起电极的工序中，如图17所示，分别在多个焊垫2d上堆积金属膜从而形成突起电极4。本实施方式中，如图17所示，在晶片25的表面2a上配置(固定)有掩膜26。接着，在形成突起电极4的位置上形成通孔(开口部)26a。通孔26a例如可通过光刻技术或蚀刻技术来形成。接着在通孔26a内堆积金属膜以形成突起电极4。本实施方式中所堆积的金属膜是铜膜。堆积金属膜的方法并无特别限定，如可通过镀法进行堆积。另外，如在铜膜和焊垫2d的交界面、或在突起电极4的顶端面4s上形成铜膜以外的金属膜时，可依次堆积不同的金属材料而很容易地形成突起电极4。如上所述，通过堆积金属膜形成突起电极4时，在将突起电极4和焊垫2d进行接合时可减少施加在焊垫2d上的应力。特别是与球焊方式等将突起电极压延(包括热压延)到焊垫上的方式相比，可大幅减少应力。因此，还可抑制在形成突起电极时因芯片区域25a的损坏而导致可靠性降低的现象。另外，由于是在掩膜26上形成有多个通孔26a的状态下堆积金属膜，所以可一次性地形成多个(多数)突起电极4。由此，可提高突起电极4的形成效率。另外，由于突起电极4是在切割晶片25之前形成的，所以可一次性地在多个芯片区域25a上形成突起电极4。因此，可提高突起电极4的形成效率。如上所述，通过在掩膜26的通孔26a内堆积金属膜而形成的突起电极为具有立体型柱状的柱状电极。另外，突起电极4的平面形状是按照通孔26a的开口形状而形成的。如本实施方式所述，通过形成具有圆形的开口形状的通孔26a，便可形成圆柱形的突起电极4。

接下来在图10所示的焊锡形成工序中，如图18所示，在突起电极的顶端面4s上分别堆积锡膜以形成(安装)焊锡5b。本实施方式中，在所述的突起电极的形成工序中将金属膜堆积到通孔26a(请参照图17)的中端，接着继续(不去掉掩膜26)堆积锡膜。因此，如果在堆积了铜膜后继续堆积锡膜，就可抑制在形成锡膜之前在铜膜上形成氧化膜。因此，可提高焊锡5b与突起电极4的接合界面的接合强度。另外，在本工序中，通过焊锡5b覆盖突起电极4的顶端面4s，可防止顶端面4s暴露在空气中，所以可维持顶端面4s上难于形成氧化膜的状态。因此，可提高焊锡5b和突起电极4的接合界面的接合强度。结果，如图8所示，可提高焊锡5与顶端面4s的接合界面的接合强度。另外，为了更好地抑制突起电极4氧化的现象，也可在突起电极4的顶端面4s上形成镍(Ni)膜。但是，为形成镍膜，不仅需要增加电镀的工序数(工序时间)，还有可能导致对于焊锡5的突起电极4的湿润性降低，所以本实施方式中，优选直接在突起电极4的顶端面4s上形成焊锡5b。

接着在去掉掩膜26(请参照图18)并进行清洗后，便如图19所示，露出突起电极4的侧面。在此状态下虽然焊锡5b与突起电极4一样为圆柱形，但是经过热处理(加热处理)来熔化焊锡5b的至少一部分，便可如图20所示，使焊锡5b的形状因受熔锡的表面张力的影响而发生变形，从而成为半球状。如前所述，通过热处理便可使突起电极4的顶端面4s与焊锡5b牢固接合。另外，由于形成图20所示的半球状可使焊锡5b更稳定，因此也可抑制从突起电极脱落或造成损伤等情况的发生。

通过以上各工序，可在多个焊垫2d的表面(上表面)上形成(接合)多个突起电极4，而且可获得在多个突起电极4的顶端面4s上形成了多处焊锡5b的晶片25。

接着，在形成有多个突起电极4的晶片25的表面贴上背面研磨用的胶带，通过对晶片25的背面进行研磨(研削)，就可获得所希望厚度的晶片25。在准备晶片的阶段中如果所准备的晶片25已经足够薄或者无需再将晶片磨薄的情况下，则无需进行本道工序。

接下来在图10所示的切割工序中，将图20所示的晶片25按每一个芯片区域25a进行切割(划片)，便可获得多个图3所示的半导体芯片2。本工序是沿着图16所示的切割线25b将晶片25进行切断。切断方法并无特别限定，如可通过使用划片刀(旋转刀)的切断方法或通过激光照射的切断方法。

＜芯片安装工序＞

在图10所示的芯片安装工序中，如图21所示，将半导体芯片2以表面2a面向布线基板20的上表面3a的方式配置到布线基板20上，并将多个引脚11与多个焊垫2d进行电连接。图21所示的是在图12中的布线基板上安装有半导体芯片的状态的扩大剖面图。图22所示的是在布线基板上配置了半导体芯片时突起电极和引脚的平面位置关系的扩大平面图。图23所示的是沿着图22的C－C线剖开的扩大剖面图、图24所示的是沿着图22的D－D线剖开的扩大剖面图。图25所示的是使图23中面对面相向配置的焊锡接触的状态的扩大剖面图、图26所示的是使图24中面对面相向配置的焊锡接触的状态的扩大剖面图。图27所示的是使图25中已相互接触的焊锡一体化后的状态的扩大剖面图、图28所示的是使图26中已相互接触的焊锡一体化后的状态的扩大剖面图。

本工序中，首先，如图22～图24所示，将半导体芯片2以表面2a面向布线基板20的上表面3a的方式配置到布线基板20上(半导体芯片配置工序)。此时，如图23及图24所示，将多个突起电极4的顶端面4s分别配置在引脚11的窄截面11n上(与窄截面11n重合的位置)。换言之就是，如图23及图24所示，安装在突起电极4的顶端面4s上的焊锡5b以面向引脚11的窄截面11n的方式配置。这是由于接合到突起电极4上焊锡5a较薄形成的区域(即窄截面11n上的焊接接合区上)的缘故。如图23所示，本实施方式中，突起电极4的顶端面4s以不与引脚11的宽截面11w重合的方式配置。如图23所示，配置在宽截面11w上的焊锡5a1为半球状之上部，且其顶点位于宽截面11w的中央部。因此，宽截面11w的外缘部(焊锡5a1的外缘部)上的焊锡5a1的厚度比中央部的薄。因此，即使突起电极4的顶端面4s外缘部的一部分与宽截面11w重合，比起顶端面4s的中央部配置在宽截面11w上的情况相比，可减少焊锡5(请参照图21)从引脚11渗出的渗出量。但是，为了大幅减少焊锡5从引脚11上的渗出量从而更好地抑制短路不良的发生，如图23所示，优选以突起电极4的顶端面4s整体不与引脚11的宽截面11w重合的方式进行配置。另外，为缩短后述的加热工序(热处理工序、局部回流工序)中焊锡5a、5b的温度达到融点以上的时间，优选在图23及图24所示的状态下，预先对焊锡5a及焊锡5b进行加热(预加热工序)。但是，在此阶段中，无需使焊锡5a、5b熔化，而只需对其进行预加热即可。对焊锡5a进行加热的方法例如有：将布线基板20固定在加热台(具有加热器等加热部件的基板保持台；图中未示出)上，并将加热温度设定为如100℃左右。由此，可经由形成于布线基板20上的导体图案(引脚11等)对焊锡5a进行加热。另外，通过加热器等加热部(图中未示出)对半导体芯片2进行加热，也可对安装载在半导体芯片2上的焊锡5b进行加热。由于可用比布线基板20更高的温度对半导体芯片2进行加热，所以可加热到比布线基板20更高的温度，如200℃左右。

接下来，如图25及图26所示，将半导体芯片2与布线基板3的距离缩进以使焊锡5a、5b接触或紧靠(即焊锡接触工序)。此时，如图25所示，焊锡5b与焊锡5a中配置在引脚11的窄截面11n上的焊锡5a2接触。另外，如图26所示，为了使多处焊锡5b分别与多处焊锡5a接触，优选将焊锡5a或焊锡5b的至少一方加热到接触后可发生变形的硬度左右。通过使焊锡5a、5b中的一方以被另一方吞噬的方式接触，即使在突起电极4或焊锡5a、5b的厚度出现偏差，也可使所有的焊锡5a、5b接触。另外，在此状态下将焊锡5a、5b进一步加热到熔点以上(加热工序(热处理工序、局部回流焊工序))。加热温度因焊锡5a、5b熔点的不同而不同，如锡－银(Sn－Ag)类的无铅焊料为240℃～280℃。本工序中，由于是在焊锡5a、5b接触的状态下进行加热的，所以可通过从焊锡5b的热传递对焊锡5a进行加热。在焊锡5a、5b熔化后，焊锡5a、5b将成为一体。即，焊锡5a、5b成为所谓的「湿润」状态。在焊锡5a、5b一体化后通过使熔锡冷却，即可形成图27及图28所示的形状(具体为焊锡5n)。如上所述，通过使焊锡5a、5b成为湿润的状态，即可牢固地进行接合。另外，焊锡5a、5b一体化后，因一体化后的熔锡的表面张力，将变形为稳定的物理形状。因此，如图27所示，配置在引脚11的宽截面11w上的焊锡的一部分将朝向突起电极4移动。但是，如上所述，由于熔锡受到表面张力的影响，具有容易集中在平面面积较大的宽截面11w的倾向，所以大部分的熔锡将残留在宽截面11w上。也就是说朝向突起电极4顶端面移动的熔锡的量将是有限的。因此，可容易使本工序中形成的焊锡5的形状变为图27及图28的示例所示的形状。即，焊锡5中，配置在与突起电极4的接合部(夹在顶端面4s和引脚11之间的区域)的焊锡5n的厚度大致等同于配置在宽截面11w上的焊锡5w的厚度(焊锡5n稍厚)。另一方面，焊锡5中，配置在与突起电极4的接合部附近、且与焊锡5w为相反侧的焊锡5a2的厚度几乎无变化，且比焊锡5w、5n薄。如图28所示，由于可减少与突起电极4的接合部的宽度方向(与引脚11延伸方向交叉的方向)上的断面中的焊锡5n的量，所以可抑制朝向焊锡5n的宽度方向的渗出量。结果，可抑制相临的焊锡5n之间发生短路(short)。也就是说可以抑制半导体器件可靠性降低的现象。换言之即是，通过抑制焊锡5n的渗出量，可缩短相临的引脚11之间的距离(突起电极4之间的距离、焊垫2d之间的距离)，从而可提高半导体器件的集成度。

＜封装工序＞

接下来，在图10所示的封装工序中，如图29所示，在半导体芯片2的表面2a和布线基板20的上表面3a之间供给底部填充树脂6，并将焊垫2d和引脚11的接合部进行封装。图29所示的是向图21中的半导体芯片和布线基板之间供给底部填充树脂后的状态的扩大剖面图。本工序中，如在半导体芯片2的侧面2c的外侧配置供给树脂的喷嘴27，并向半导体芯片2的表面2a与布线基板20的上表面3a之间供给热硬化性树脂即底部填充树脂6。由此，即可对焊垫2d、突起电极4、焊锡5及引脚11的各接合部一次性进行封装。如上所述，通过使用底部填充树脂6对焊垫2d和引脚11的接合部进行封装，即可通过底部填充树脂6来分散施加到接合部上的应力，因此可提高焊垫2d和引脚11之间连接的可靠性。但本实施方式所说明的技术并不限于使用底部填充树脂6的半导体器件，还适用于本实施方式的变形例，即，如图29所示的没使用底部填充树脂6的半导体器件。此时，可省略图10所示的封装工序。另外，即使使用了底部填充树脂6，也并非必须如本实施方式所述的，将半导体芯片2配置到布线基板20上之后再向半导体芯片2与布线基板20之间供给底部填充树脂6，也可先将底部填充树脂6供给到布线基板20的芯片安装区域后再将半导体芯片2配置到布线基板20上。

＜植球工序＞

图10所示的植球工序中，如图30所示，将形成于布线基板20下表面3b上的多个连接盘12接合到多个焊锡球13。图30所示的是将图29中的布线基板进行上下面翻转后，在多个连接盘上接合了焊锡球的状态的扩大剖面图。本工序中，如图30所示将布线基板20进行翻转，并将焊锡球13分别配置到布线基板20的下表面3b中露出的多个连接盘12上之后，通过加热将多个焊锡球13接合到连接盘12。通过本工序可使多个焊锡球13经由布线基板20而与半导体芯片2电连接。但本实施方式所说明的技术并不仅限于接合了焊锡球13的所谓的BGA(Ball Grid Array：球栅阵列封装)型半导体器件。还可适用于本实施方式的变形例即所谓的LGA(Land Grid Array：栅格阵列封装)型半导体器件，如无需形成焊锡球13，而是在露出连接盘12的状态下，或是在连接盘12上涂布了比焊锡球13薄的焊锡膏的状态下出货的LGA(Land Grid Array)型半导体器件。

＜划片工序＞

图10所示的划片工序中，如图31所示，将布线基板20按每一个产品形成区域20a进行切割。图31所示的是将图29中的多个可断开的布线基板进行划片后的状态的平面图(底视图)。本工序中，如图31所示，沿着切割线(切割区域)20c将布线基板20进行切断，便可取得划片后的多个半导体器件1。切断方法无特别限定，如可为用划片刀(旋转刀)将布线基板进行切削切断的方法。

通过以上各道工序，便可获得图1～图4所说明的半导体器件1。之后，在进行外观检查及电性实验等必要的检查及实验后，便可出厂或将之安装到图中未示出的基板上。

＜优选方式＞

以上对本实施方式的基本结构进行了说明，但图1～图31中所说明的实施方式也可适用于各种变形例，以下通过变形例来说明本实施方式的优选方式。

＜宽截面的延伸距离＞

首先说明图6及图22所示的宽截面11w的长度(延伸距离；引脚11的延伸方向的长度)L1。图32所示的是图22的变形例即布线基板的扩大平面图、图33所示的是沿着图32的C－C线剖开的扩大剖面图。图32所示的布线基板30中，宽截面11w的长度L1比宽度W1短，这点与图22所示的布线基板20有所不同。其他方面与布线基板20相同。如上所述，例如，通过印刷法将焊锡涂布到引脚11上后，如果对该焊锡进行加热并使其熔化时，熔锡将对应引脚11的形状而发生变形。即，在按一定方向延伸的金属图案中，如果存在宽度较宽的部分和宽度较窄的部分，熔锡具有易流向宽度较宽的部分的倾向。由于所述倾向的发生与宽截面11w的长度无关，所以如果形成有宽截面11w，则可使熔锡靠近宽截面11w侧。因此，也可适用于图32所示的布线基板30，即包括具有长度L1(比宽度W1短)的宽截面11w。但是，由于宽截面11w的平面面积和焊锡5a整体的涂布量的关系，即使在图33所示的窄截面11n上，与宽截面11w临接的区域中的焊锡5a2有时也与焊锡5a1为同样的厚度。另外，扩大宽截面11w的平面面积的方法可采用图32所示的加大宽度W1的方法。但是，如果将宽度W1加长，则布线基板30上表面3a中的引脚11的配置间距(宽度W1方向的配置间距)也将扩大而导致难以实现半导体器件的小型化。因此，为了抑制引脚11配置间距的扩大且使与突起电极4接合的区域的焊锡5a2的厚度变薄，优选如图22所示的布线基板20，将宽截面11w的长度加长的方法。根据本案发明人的研究结果，通过将宽截面11w的长度L1加大到宽度W1以上，就可使配置于窄截面11n上的焊锡5a2稳定且较薄地形成。

另外，如果加长宽截面11w的长度，可获得如下效果。即，在图10所示的基板准备工序中，在布线基板上形成布线后进行导通实验等电性检查时，可将宽截面11w用作测试用的焊垫。此时，如图8所示，与平坦的突起电极4的顶端面4s相反，电性检查时所用的测试脚(探针)的顶端形状为尖状(图中未示出)。另一方面，窄截面1n的表面(面向上表面及突起电极4的面)的平坦度比宽截面1w的表面(上表面)的平坦度低。因此，通过将所述宽截面11w用作测试用的焊垫，便可抑制测试脚出现接触不良。而且，宽截面11w构成引脚11的一部分，且与突起电极4接合的窄截面11n成为一体。如上所述，在将半导体芯片2安装到布线基板20上之前，通过导通实验可预先检查出发生不良的位置。由于可预先查出发生不良的位置，即使无法补修，也可减少出现将合格的半导体芯片2安装到发生不良的产品形成区域20a上的错误。如上所述，在安装半导体芯片2之前对布线基板20进行电性检查的工序中，将宽截面11w用作测试用的焊垫时，优选长度L1为50μm或以上。

＜配置为多列的焊垫列间距离＞

下面对如图3所示的、将多个焊垫配置为多列时的焊垫列间距离进行说明。图34所示的是图3的变形例即半导体芯片的平面图。图35所示的是将图34中的半导体芯片安装到图32中的布线基板上的状态的扩大平面图、图36所示的是沿着图35的C－C线剖开的扩大剖面图。

图34所示的半导体芯片31上的第一列焊垫2d1分别靠近半导体芯片31的侧面2c侧配置、以及第一列焊垫2d1的数量较多，这方面与图3所示的半导体芯片2有所不同。换言之就是，图34所示的半导体芯片31中沿着侧面2c配置有多列焊垫2d，且第一列焊垫2d1和第二列焊垫2d2的距离(焊垫列间距离)P1比图3所示的半导体芯片2中的距离P1短。另外，图34所示的例子中，第一列焊垫2d1的数量比图3的示例中的数量多。除此以外的其他方面与图3所示的半导体芯片2相同。如图34的半导体芯片31所示，如果缩短第一列焊垫2d1和第二列焊垫2d2之间的距离(焊垫列间距离)P1，就可将第一列焊垫2d1靠近侧面2c侧(表面2a的外沿侧)设置。本实施方式中，半导体芯片31的表面2a划分为如形成有逻辑电路等主电路(核心电路)的主电路形成区域(逻辑电路形成区域)、以及配置有多个焊垫2d的输入输出引脚形成区域(I/O区域)。图34所示的示例中，表面2a的中央部形成有主电路形成区域，以及以围绕所述主电路形成区域的方式配置有输入输出引脚形成区域。如上所述，通过将半导体芯片划分为主电路形成区域和输入输出引脚形成区域，例如，即使在对多个焊垫2d产生应力时，也可抑制应力影响到主回路。另外，通过将第一列焊垫2d1靠近表面2a的外周侧配置，便可扩大主电路形成区域的面积。另外，通过将所有的焊垫2d集中到表面2a的外缘部，即可增加外部引脚即焊垫2d的数量。

此时，将图34所示的半导体芯片31安装到图22所示的布线基板20上时，有可能因距离P1变短而导致突起电极4与宽截面11w重合。所以，如图22的布线基板20所示，在将宽截面11w配置到多列配置的突起电极4之间(第一列焊垫2d1と第二列焊垫2d2之间)时，必须将第一列的突起电极4和第二列的突起电极4之间的间隙设为比宽截面11w的长度L1的2倍以上。因此，如图22所示，如果将宽截面11w的长度L1设为比宽度W1长，有可能造成突起电极4与宽截面11w重合。因此，在将宽截面11w配置在多列配置的突起电极4之间(第一列焊垫2d1和第二列焊垫2d2之间)时，如图35的布线基板30所示，优选将宽截面11w的长度L1设为比宽度W1短(小)。由此，便可确实将突起电极4配置到窄截面11n上。

但是，由于宽截面11w的平面面积与焊锡5a整体的涂布量的关系，即使在图36所示的窄截面11n上，与宽截面11w临接的区域中的焊锡5a2的厚度，有可能与焊锡5a1为同等程度的厚度。此时，即使在将突起电极4接合到窄截面11n上时，焊锡的渗出量也将增多。另外，如果缩短宽截面11w的长度L1，在图10所示的基板准备工序中，在布线基板上形成布线后进行导通实验等电性实验时，将难以将宽截面11w用作测试用的焊垫。因此，综合考虑了上述问题后，优选图37及图38的变形例所示的结构，即将突起电极4配置(接合)到设于宽截面11w之间的窄截面11n上的结构。图37所示的是在图22的其他变形例即布线基板上安装图34所示的半导体芯片后的状态的扩大平面图、图38所示的是沿着图37的C－C线剖开的扩大剖面图。

图37所示的布线基板32中，在具有第一列引脚11a的宽截面11w和具有第二列引脚11b的宽截面11w之间配置有窄截面11n(第一列引脚11a的窄截面11n和第二列引脚11b的窄截面11n)，与图22所示的布线基板20不同的是，布线基板32的所述窄截面11n上分别配置有突起电极4。换言之即是，图37所示的布线基板32与图22所示的布线基板20的不同点是：在布线基板32的第一列引脚11a的宽截面11w和第二列引脚11b之间配置有与突起电极4接合的接合区域。另外，布线基板32的宽截面11w从引脚11的中端延伸到阻焊膜16的开口部16a的交界为止，这方面与图22所示的布线基板20也有所不同。

如图37所示的布线基板32中，在具有第一列引脚11a的宽截面11w和具有第二列引脚11b的宽截面11w之间配置有窄截面11n，将突起电极4配置到所述窄截面11n上时，可无需考虑第一列焊垫2d1和第二列焊垫2d2的距离(焊垫列间距离)P1而设定宽截面11w的位置及长度L1。即，可无需考虑宽截面11w的长度L1而设定半导体芯片31的焊垫2d(突起电极4)。另外，如图38所示，与所述布线基板20一样，焊锡5a的厚度中，配置在宽截面11w上的焊锡5a1比配置在窄截面11n上的焊锡5a2厚。也就是说，如图37及图38所示的布线基板32中，即使在安装第一列焊垫2d1和第二列焊垫2d2的距离(焊垫列间距离)P1狭窄的半导体芯片31时，也可将突起电极4的接合位置设在稳定且较薄地形成的焊锡5a2上。另外，由于无需考虑第一列焊垫2d1和第二列焊垫2d2的距离(焊垫列间距离)P1而可将图37所示布线基板32的宽截面11w的长度L1拉长，例如，在图10所示的基板准备工序中，在布线基板上形成布线后进行导通实验等电性检查时，可将宽截面11w用作测试用的焊垫。

另外，为了降低多个引脚11的每一个与突起电极4接合的区域的焊锡5a2的厚度偏差，优选如图39及图40的布线基板33所示的结构，即多个引脚11的每一个都具有夹在窄截面11n间的宽截面11w的结构。图39所示的是图37的变形例的扩大平面图、图40所示的是沿着图39的C－C线剖开的扩大剖面图。图39所示的布线基板33与图37所示的布线基板32的不同点是：布线基板33的多个引脚11的每一个都具有夹在窄截面11n间的宽截面11w。换言之即是，布线基板32的宽截面11w没延伸到阻焊膜16的开口部16a的交界，而是在开口部的交界上配置有窄截面11n，这点与布线基板32不同。其他方面与布线基板32相同。

如上所述，本实施方式中，利用了在引脚11中熔锡容易集中到宽度较大的部分的这一特点，在图10所示的焊锡涂布工序之后，通过热处理工序来控制焊锡5a(请参照图38)的厚度。此时，如果如图37的布线基板32所示，使宽截面11w延伸到阻焊膜16的开口部16a的交界为止时，宽截面11w的长度L1将因开口部16a的位置精度而出现偏差。如果宽截面11w的长度L1出现偏差，将有可能导致图38所示的焊锡5a1、以及焊锡5a2的厚度也出现偏差。因此，如图39所示，采用宽截面11w不延伸到阻焊膜16的开口部16a的交界，且具有夹在窄截面11n间的宽截面11w的结构，就可降低开口部16a的位置精度的影响。即，采用具有夹在窄截面11n间的宽截面11w的结构，就可降低宽截面11w的面积的偏差。结果，如图40所示，降低与突起电极4接合的区域中的焊锡5a2的厚度偏差。

＜其他变形例＞

以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。

上面已对多个引脚11的每一个都具有一个宽截面11w的实施方式进行了说明，如图41的布线基板34所示，可采用如下结构，即多个引脚11的每一个都具有多个(图41中为2个)宽截面11w，且突起电极4接合到宽截面11w间的窄截面11n上的结构。图41所示的是图39中的布线基板的变形例的扩大平面图。图41所示的布线基板34设有2个宽截面11w，这点与图39所示的布线基板33有所不同。其他方面与布线基板33一样。如果与布线基板34一样，在一个引脚11上设置有多个宽截面11w时，由于焊锡将汇集到每一个宽截面11w上，所以可使配置在宽截面11w间的窄截面11n上的焊锡的厚度稳定且较薄地形成。但是，根据本案发明人的研究结果，使用图39及图40所示的布线基板33，便可使焊锡5a2(请参照图40)的厚度稳定且较薄地形成。因此，为了使导体图案的形状更简洁化，优先采用图39及图40所示的布线基板33。即优选在多列配置的突起电极4之间配置有宽截面11w的结构。

另外，以上的实施方式中，已对引脚11的一端不与其他的导体图案连接，而另一端与布线14连接的情况进行了说明，也可适用于图42中的布线基板35所示的结构，即引脚11的两端分别与布线14连接的结构。图42所示的是图39的其他变形例的扩大平面图。图42所示的布线基板35与图39所示的布线基板33的不同点是引脚11的两端分别连接于被阻焊膜16覆盖的布线14，而其他方面与布线基板33相同。另外，图42所示的半导体芯片36除了将多个焊垫2d(突起电极4)按一列配置这点之外，其他方面均与图39所示的半导体芯片31相同。如图42所示，引脚11的两端分别与布线14连接时，可经由其中任何一条布线14与下层的布线层(下层的布线层的布线)连接。即，为了与下层的布线层的布线电连接，需要形成过孔布线，但由于布线基板35的引脚11的两端分别与布线14连接，所以可提高过孔布线的布局的自由度。另外，布线基板35特别适用于图42所示的实施方式，即以倒装芯片安装方法来安装多个焊垫2d(突起电极4)按一列配置的半导体芯片36的实施方式。如图42所示，适用于多个焊垫2d(突起电极4)按一列配置的半导体芯片36时，为了扩大相临的宽截面11w的配置间距，多个宽截面11w优选如下结构，即以夹着配置有焊垫2d(突起电极4)的配列线的方式配置为2列，且以相对于配列线交互排列在相反侧的方式配置。如为上述结构时，就可扩大相临的宽截面11w之间的空间。因此，可容易确保在相临的宽截面11w之间留有配置窄截面11n的空间。结果，进一步拉长配置在宽截面11w之间的窄截面11n，便可将引脚11的两端分别连接到布线14上。

另外，以上的实施方式中，已对通过印刷法(如图13及图14所示的方法)在布线基板3的引脚11上形成焊锡5a的情况进行了说明，采用上述方法时，由于包括热处理工序(加热处理工序)，所以设在所准备的布线基板20各芯片区域(器件区域)25a上的引脚11中的宽截面11w和窄截面11n上形成的焊锡5a的厚度各不相同。即，配置在宽截面11w上的焊锡5a1的厚度(量)比配置在窄截面11n上的焊锡5a2的厚度(量)多。另一方面，由于焊锡5a的形成方法采用的是镀法(电镀法、化学镀法)，所以可将形成于引脚11中的宽截面11w的焊锡5a1的厚度控制为与形成于引脚11中的窄截面11n的焊锡5a2相同的厚度。但是，由于在之后的芯片安装工序中包括加热工序，所以在所述芯片安装工序中形成于窄截面11n的焊锡5a2的一部分将移动到宽截面11w，结果造成宽截面11w中的焊锡5a1的量较多。因此，在将突起电极4接合到宽截面11w时，有可能造成焊锡渗出到外围。此时，如果如所述实施方式的变形例所述，在突起电极4的顶端面4s上形成镍(Ni)时，由于焊锡的湿润性较低，所以焊锡更易渗出。综上所述，在芯片安装工序中，如果使用通过镀法在引脚11上形成了焊锡5a的布线基板时，在准备布线基板的阶段中，即使配置在宽截面11w上的焊锡5a1的厚度与配置在窄截面11n上的焊锡5a2的厚度相同，如上述实施方式所述，优选将突起电极4接合到较薄形成焊锡5a的区域即窄截面11n上的焊接接合区接合，而不是接合到宽截面11w上。

以上的实施方式中，已对通过倒装芯片安装方法在布线基板3上安装了1个半导体芯片2的半导体器件1进行了说明，但是安装在布线基板上的半导体芯片数量并不仅限于1个。例如还可适用于层积了多个半导体芯片的SIP(System in Package)等半导体器件。另外，还可适用于在布线基板3上层积别的半导体器件的所谓POP(Package on Package)的半导体器件。

以上的实施方式中，已对经由焊锡5将由铜(Cu)构成的柱状的突起电极4进行接合的内容进行了说明，但也可适用于各种变形例。例如，将突起电极(由金(Au)构成且通过球焊技术形成)事先装载有安装有焊锡的状态下与涂布在引脚11上的焊锡进行接合时，如上所述，有可能因焊锡的渗出量而导致发生短路不良。因此，通过使用所述实施方式中所说明的技术，便可抑制上述问题的出现。

产业上的可利用性

本专利技术可适用于经由焊锡将半导体芯片的凸起电极连接到基板的引脚上的半导体器件。