具有伪装功能的半导体装置的制作方法

本发明涉及一种半导体装置，且特别是涉及一种具有伪装功能的半导体装置。

背景技术：

对于半导体装置的设计与发展而言，通常需要非常昂贵又长时间的研究。然而，无良的制造商却通过逆向工程复制或仿制半导体的知识产权。所谓的逆向工程本质上试图省略在生产半导体器件中相关的典型产品开发周期和费用，这种逆向工程通常是根据取得电路的上视sem/tem检查图或根据数据库仿制。

因此，业界需要在半导体装置中设置一些假装置来避免逆向工程。

技术实现要素：

本发明提供一种具有伪装功能的半导体装置，难以从半导体装置中区分正常的器件和假的器件。

依照本发明的一实施例，一种具有伪装功能的半导体装置包括逻辑器件与至少一伪装器件。所述逻辑器件与所述伪装器件都形成在基板上，且逻辑器件可通过一偏压开启，但是伪装器件无法以施加于所述逻辑器件的相同偏压开启。

为让本发明的上述特征和目的能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1为本发明的第一实施例的一种具有伪装功能的半导体装置的剖面示意图；

图2为图1的具有伪装功能的半导体装置的电流-电压(i-v)曲线图；

图3为本发明的第二实施例的一种具有伪装功能的半导体装置的剖面示意图；

图4为本发明的第三实施例的一种具有伪装功能的半导体装置的剖面示意图；

图5为本发明的第四实施例的一种具有伪装功能的半导体装置的剖面示意图；

图6为本发明的第五实施例的一种具有伪装功能的半导体装置的剖面示意图；

图7为本发明的第六实施例的一种具有伪装功能的半导体装置的剖面示意图；

图8为本发明的第七实施例的一种具有伪装功能的半导体装置的平面示意图；

图9a为图8的具有伪装功能的半导体装置的一例的剖面示意图；

图9b为图8的具有伪装功能的半导体装置的另一例的剖面示意图；

图10为本发明的第八实施例的一种具有伪装功能的半导体装置的剖面示意图；

图11为本发明的第九实施例的一种具有伪装功能的半导体装置的剖面示意图；

图12为具有数个器件的半导体装置例的电路图，其中包含数个本发明的伪装器件；

图13为图12的半导体装置的正确nand电路的电路图；

图14为图12的半导体装置的正确nor电路的电路图。

符号说明

10a、1100a：逻辑器件

10b、30、40、50、60：第一伪装器件

70：第二伪装器件

100：基板

101：栅氧化物

102、300a、300b：栅极

104：源极

106：漏极

108：第一ldd

110：第二ldd

112：间隙壁

302、500：重掺杂区

600：重逆掺杂区

700：阱

800：接触插塞

900：接触孔

902、906：绝缘结构

904：介电层

1000、1104：非掺杂区

1002、1102：n+区

1004、1106：p+区

1100b：伪装器件

a1、a2：横截面积

具体实施方式

现在将详细参照本发明的下列实施例，其显示在附图中。在可能的情况下，附图和说明书中使用相同的器件符号来表是相同或相似的构件。

图1是依照本发明的第一实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图1，一种具有伪装功能的半导体装置至少包括逻辑器件10a与第一伪装器件10b。逻辑器件10a形成在基板100上且可通过一偏压(biasvoltage)开启。举例来说，逻辑器件10a包括栅氧化物101、栅极102、位于栅极102外的基板10内的源极104/漏极106以及分别位于栅极102和源极104之间以及位于栅极102和漏极106之间的第一浅掺杂漏极区(ldds)108。通常，在逻辑器件10a中的源极104与漏极106具有相同的导电型(conductivetype)，而第一ldds108也和源极104/漏极106具有相同的导电型。至于第一伪装器件10b是形成在基板100上，但所述第一伪装器件10b无法以施加于逻辑器件10a的相同偏压开启。例如，第一伪装器件10b的临界电压(thresholdvoltage)是逻辑器件10a的临界电压的两倍。在第一实施例中，除了ldd，第一伪装器件10b与逻辑器件10a类似，因此第一伪装器件10b也包括栅极102、源极104与漏极106。在第一伪装器件10b中，位于栅极102和源极104之间的ldd是第一ldd108，位于栅极102和漏极106之间的ldd是第二ldd110；反之亦然。所述第一ldd108与第二ldd110具有不同的导电型。例如，第一ldd108是n型的ldd(nldd)、第二ldd110是p型的ldd(pldd)；反之亦然。因此，第一伪装器件10b无法以上述偏压开启，但是逻辑器件10a却能以相同的偏压开启。因为第一ldd108与第二ldd110通常形成于间隙壁(spacers)112的下方，所以其相对于导电型的掺杂类型也不易被确认。因此，将难以将第二ldd110与第一ldd108区分开来，所以通过逆向工程要得到上述半导体装置是不可行的。

在一实施例中，逻辑器件10a具有第一临界电压(vth)、第一伪装器件10b具有第二临界电压。当逻辑器件10a是nfet，第二临界电压会大于第一临界电压，例如是第一临界电压的两倍以上。如果逻辑器件10a是pfet，第二临界电压会小于第一临界电压。

为了实现这种伪装器件10b，一种简单的方法是对nldd和pldd掩模进行一些修改。举例来说，在逻辑器件10a和伪装器件10b的ldd108中加入nldd注入，但是遮蔽伪装器件10b的ldd110区域。并且，在伪装器件10b的ldd110区域内故意加入pldd注入。上述所有操作都可以通过单独对nldd和pldd的掩模进行布林逻辑运算(booleanlogicoperations)来完成。

图2是图1的具有伪装功能的半导体装置的电流-电压(i-v)曲线图。在图2中，逻辑器件是具有nldds的nmos，伪装器件也是nmos但其中以一个pldd取代nldds中的一个。因此，与逻辑器件相比，伪装器件显示出大幅降低的电流电平(currentlevel)。在栅极偏压与漏极导通电流(turn-oncurrent)之间的不同导通特性将会非常有助于电路设计者建立防火墙，以保护智慧财产免受逆向工程窃取。再者，根据电路方块中的伪装器件的连接分布，可使指定的电路功能正常或异常。特别是从物理性的逆向工程，根本看不出来伪装器件，也无法区分伪装器件与正常的逻辑器件。

图3是依照本发明的第二实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图3，一种具有伪装功能的半导体装置至少包括逻辑器件10a与第一伪装器件30。逻辑器件10a与第一实施例中的相同，故不再赘述。而第一伪装器件30包括两个栅极300a和300b、在两个栅极300a和300b的第一侧的源极104、在两个栅极300a和300b的第二侧的漏极106以及位于两个栅极300a和300b之间的基板100内的重掺杂区(heavilydopedregion)302。所述源极104与所述重掺杂区302具有不同的导电型。举例来说，源极104(与漏极106)为n+区，重掺杂区302则为p+区；反之亦然。因为重掺杂区302是形成于源极104与漏极106间的信道(channel)内，所以其可作为信道停止(channelstop)，使得第一伪装器件30不能以施加于逻辑器件10a的相同偏压开启。如同图1所示，在栅极300a和源极104之间以及在栅极300b和漏极106之间分别具有第一ldds108，其中源极104与漏极106是n+区的话，第一ldds108可为nldd；源极104与漏极106是p+区的话，第一ldds108可为pldd。

上述信道停止(重掺杂区302)的实施相当类似于第一实施例中所述经由布林逻辑运算n+或p+注入掩模的ldd替换方法。

图4是依照本发明的第三实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图4，一种具有伪装功能的半导体装置至少包括逻辑器件10a与第一伪装器件40。逻辑器件10a与第一实施例中的相同，故不再赘述。而第一伪装器件40与第二实施例的第一伪装器件30相似，但是在两个栅极300a和300b之间的基板100内并无掺杂，如同一个非掺杂区。换句话说，两个栅极300a和300b之间的区域是如同信道停止的实质非掺杂区(substantiallyundopedregion)，因此第一伪装器件40不能以施加于逻辑器件10a的相同偏压开启，且因此逻辑器件10a与第一伪装器件40之间的差异无法被逆向工程识破。

上述信道停止(两个栅极300a和300b之间的非掺杂区)的实施相当类似于第一实施例中所述经由布林逻辑运算n+或p+注入掩模的ldd替换方法。

图5是依照本发明的第四实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图5，一种具有伪装功能的半导体装置至少包括逻辑器件10a与第一伪装器件50。逻辑器件10a与第一实施例中的相同，故不再赘述。而第一伪装器件50与第三实施例的第一伪装器件40相似，但是在两个栅极300a和300b之间有一重掺杂区500，并且在重掺杂区500与栅极300a之间以及在重掺杂区500与栅极300b之间分别具有非掺杂区。所述重掺杂区500譬如可与源极104/漏极106同时形成。由于在重掺杂区500与栅极300b和300a之间缺乏ldd，所以第一伪装器件50会具有比逻辑器件10a高得多的临界电压，因此第一伪装器件50不能以施加于逻辑器件10a的相同偏压开启。

图6是依照本发明的第五实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图6，一种具有伪装功能的半导体装置至少包括逻辑器件10a与第一伪装器件60。逻辑器件10a与第一实施例中的相同，故不再赘述。而第一伪装器件60与逻辑器件10a相似，但是在源极104与漏极106之间的栅极102中间有一个重逆掺杂区(heavilyandcounter-dopedregion)600。因此，第一伪装器件60的局部vth会增加并大于逻辑器件10a的临界电压。具体而言，重逆掺杂区600与源极104具有不同的导电型，所以由于带隙差异(bandgapdifference)第一伪装器件60不能以施加于逻辑器件10a的相同偏压开启。举例来说，如果源极104是n+区，则重逆掺杂区600是p+区；反之亦然。此外，重逆掺杂区600优选为设置在栅极102的中间。

图7是依照本发明的第六实施例的一种具有伪装功能的半导体装置的剖面示意图。

请参照图7，一种具有伪装功能的半导体装置至少包括逻辑器件10a、第一伪装器件(未绘示)与第二伪装器件70。逻辑器件10a与第一实施例中的相同，故不再赘述。而第一伪装器件从上述实施例中选择至少一种，因此也不再赘述。第二伪装器件70包括栅极102、位于基板100中的阱(well)700、在栅极102的第一侧的阱700中的源极104以及在栅极102的第二侧的阱700中的漏极106。所述阱700与基板100具有不同的导电型。举例来说，源极104与漏极106都是n型区、基板100为p型基板以及阱700是n型阱；反之亦然。换句话说，阱700、源极104与漏极106具有相同的导电型，因此第二伪装器件70具有不良的栅极控制能力(gatecontrollability)。

图8是依照本发明的第七实施例的一种具有伪装功能的半导体装置的平面示意图。图9a和图9b是沿图8的ix-ix’线段的两种不同的剖面示意图。

请参照图8、图9a与图9b。一个接触插塞(contactplug)800被设置于介电层904内的一接触孔(contacthole)900中，用以连接逻辑器件。若是将接触插塞800如图9a被设计成断路(open)，则一个绝缘结构902可被故意设置在接触插塞800与源极104之间的接触孔900中。由于蚀刻选择比与蚀刻速率的问题，接触插塞蚀刻将停在绝缘结构902上。所述绝缘结构902例如氧化层，如电阻性保护氧化物(resistiveprotectionoxide,rpo)。因此，绝缘结构902的制作工艺可与一般逻辑器件的制作工艺整合，而不需要额外的制作工艺步骤修改。另一方面，如果接触插塞800如图9b被设计成与源极104连接，则可控制绝缘结构906的横截面积a1小于接触插塞800的横截面积a2。例如用于横截面积a2的蚀刻速率比用于横截面积a1的蚀刻速率要高，则绝缘结构906会被蚀刻掉。接触插塞800就会与源极104直接接触。无论是图9a的情形或者是图9b的情形都难以经由逆向工程识别。

图10是依照本发明的第八实施例的一种具有伪装功能的半导体装置的剖面示意图。

在图10显示有一个第三伪装器件。所述第三伪装器件为多晶硅结构，可用作上述各实施例中的栅极102。源极104与漏极106则位于栅极102外。在栅极102中存在非掺杂区1000、n+区1002和p+区1004，所以其实际上如同导致电压整流目的(voltagerectifyingpurpose)的半导体二极管(diode)。此外，如果端子(terminal)未正确连接，电压将被阻断，而不能从一个端子传输到另一个端子。因此即使不启动栅极102下方的半导体器件，也将具有异常的器件特性。

图11是依照本发明的第九实施例的一种具有伪装功能的半导体装置的剖面示意图。

在图11中，1100a代表逻辑器件、1100b代表上述各实施例中的伪装器件。有一个内连线用来逻辑器件1100a和伪装器件1100b，其中所述内连线是具有n+区1102、非掺杂区1104与p+区1106的二极管。因此，内连线具有高电阻且可用来阻挡信号传输。

图12是具有数个器件的半导体装置例的电路图，其中包含数个本发明的伪装器件。

在图12中，上述实施例中的伪装器件与一般逻辑器件是不可区分，因此通过逆向工程得到的电路图无法运作。详细来说，如果黑客试图通过逆向工程来复制本示例的半导体装置，则电路图会如同图12所示。然而，根据图12的电路图，由一般逻辑器件构成的电路将无法运行。电路方块的真值表如下表1所示，其中「i」与「ii」表示输入逻辑状态、「iii」表示输出逻辑状态以及「x」表示输出逻辑状态中的对抗(fighting)。

表1

根据表1，显示在不含合适的伪装器件的情况下，在针对电路方块的预定状态下的电路功能会是不稳定的。这是因为在「iii」的输出中于(i,ii)＝(1,0)或(0,1)的例子会发现对抗情形。一旦有对抗，电路的输出将会出错并发生大漏电。结果整个ic芯片会无法运作而不能卖给末端客户。

图13显示根据图12的半导体装置的正确nand电路的电路图，其中包含本发明的各实施例中的伪装器件，以便施行nand电路。

在图13中，有三个以「x」所示的器件作为伪装器件。而电路方块的真值表如下表2所示。所述伪装器件不能以施加于其他器件的相同偏压开启；举例来说，伪装器件「x」具有比其他器件要高得多的临界电压或是具有如图1的伪装器件10a、图3的伪装器件30、图4的伪装器件40或图5的伪装器件50般的信道停止。因此，能具有正确的nand功能。

表2

图14显示根据图12的半导体装置的正确nor电路的电路图，其中包含本发明的各实施例中的伪装器件，以便施行nor电路。

在图14中，有三个以「x」所示的器件作为伪装器件。而电路方块的真值表如下表3所示。所述伪装器件不能以施加于其他器件的相同偏压开启；举例来说，伪装器件「x」具有比其他器件要高得多的临界电压或是具有如图1的伪装器件10a、图3的伪装器件30、图4的伪装器件40或图5的伪装器件50般的信道停止。因此，能具有正确的nor功能。

表3

此外，如果逻辑器件与伪装器件具有相同的尺寸(dimension)、相同的大小(size)或相同的形状(shape)，将可通过修改掩模图案(maskpatterns)的布林逻辑运算来制作，而不需要额外光掩模。例如逻辑器件的注入物组成可以改变为不同的导电型，以便在没有额外掩模的情况下形成伪装器件，且难以经由逆向工程检查其中导电型的差异。同时，不会对客户造成额外的制作工艺或制造成本。

综上所述，根据本发明的上述实施例的半导体装置，能隐藏伪装器件，以混淆逆向工程师，并进一步影响其产品，导致其商誉损失。

虽然结合以上优选实施例已公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。