本发明实施例涉及一种经封装装置。
背景技术：
自集成电路的发明以来，半导体行业已因各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高而经历持续快速的发展。很大程度上，集成密度上的这些提高来源于最小特征尺寸(minimumfeaturesize)的连番减小，这使得更多组件能够集成至给定芯片区域中。
这些集成上的提高基本上是二维(two-dimensional，2d)性质的，因为集成组件占据的体积基本上位于半导体晶片的表面上。尽管微影的明显改善已使得二维集成电路的形成得到相当大的改善，然而，可在二维中实现的密度存在实体限制。这些限制中的一者是制作这些组件所需要的最小尺寸。此外，当将更多装置置于一个芯片中时，需要更复杂的设计。另一限制来源于各装置之间的内连线的数目及长度随装置的数目的增加而显著增加。当内连线的数目及长度增加时，电路电阻电容(resistance-capacitance，rc)延迟及功耗二者均会增大。
三维集成电路(three-dimensionalintegratedcircuit，3dic)据此而形成，其中可堆叠有两个管芯或封装件，在所述管芯或封装件中的一者中形成有将另一管芯连接至另一衬底的硅穿孔(through-siliconvia，tsv)。叠层封装(packageonpackage，pop)因能够实现更高密度的电子产品而正成为日益流行的集成电路封装技术。然而，传统的叠层封装一般需要利用混合耦合方法(例如，球栅阵列封装(ballgridarray，bga)方法与打线接合(wirebonding)方法的组合)来堆叠两个或更多个管芯或封装件。因此，可能对封装管芯/封装件的各种特性(例如，电触点的数目、电性能、抗挠性(stiffness)等)产生不利影响。
技术实现要素：
本发明实施例是针对一种经封装装置，可增加在有限基板面上电触点的数目、降低所形成的电连接路径的阻抗。
根据本发明实施例，一种经封装装置包括第一介电层、第二介电层及第三介电层。第二介电层形成于所述第一介电层之上，并包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔。第三介电层形成于所述第二介电层之上，并包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。
附图说明
图1是根据本发明某些实施例的形成堆叠有一个或多个扇出型结构的经封装装置衬底(封装件)的方法的流程图。
图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h、图2i、图2j、及图2k根据本发明某些实施例说明经封装装置衬底(封装件)在各种制作阶段处的剖视图。
图2l根据本发明某些实施例说明堆叠有扇出型结构的经封装装置衬底(封装件)的剖视图。
图3根据本发明某些实施例说明图2k所示的示例性扇出型结构的剖视图。
图4根据本发明某些实施例说明图2k所示的另一示例性扇出型结构的剖视图。
图5根据本发明某些实施例说明图2k所示的又一示例性扇出型结构的剖视图。
图6a根据本发明某些实施例说明通过混合接合技术而彼此耦合的两个结构的剖视图。
图6b根据本发明某些实施例说明用于混合接合两个结构的方法的示例性流程图。
图7a及图7b根据本发明某些实施例分别说明两个盖(lid)层的示例性布局的俯视图。
图8根据本发明某些实施例说明用于形成包括图7a或图7b所示盖层的子扇出型(fan-out，fo)结构的方法的示例性流程图。
图9a、图9b、图9c、图9d、图9e、及图9f根据本发明某些实施例说明通过图8所示方法制作的子扇出型结构在各种制作阶段处的剖视图。
图10根据本发明某些实施例说明另一盖层的示例性布局的俯视图。
所有图式均为示意性的且并非按比例绘制。
附图标号说明
100、800：方法；
102、104、106、108、110、112、114、116、118、120、122、124、126、612、614、616、618、620、802、804、806、808、810、812：操作；
200：载体衬底/第一载体衬底；
202：第一介电层/介电层；
204：图案化掩膜层；
205、217：开口；
206、212-2、315、319、415、506-1、515、519、916-2、1008：通孔；
208、308-1、308-2、408、508-1、508-2、702、752、910、1002：装置衬底；
208-1、208-2、208-3、208-4、208-5、208-6、508-3、508-4：电触点；
209：层；
210、510-1、914：第二介电层；
212：重布线层/介电层；
212-1、212-3、313、317、413、513、517、916-1：导电线；
213、410、917：介电层；
214：焊料触点/球栅阵列封装焊球；
216：第二载体衬底/载体衬底；
218：导电柱/铜柱/嵌置铜柱；
218d：深度；
218w：宽度；
250：封装件；
260、300、400、500、900：扇出型结构；
301：子扇出型结构；
302、502：第一介电层；
303：子扇出型结构/顶部扇出型结构；
310-2：介电层/层；
312-2、412、512-1、512-2、916：重布线层；
318：嵌置铜柱/铜柱；
320、520、420、704、754、906、1004：盖层；
322、522、422：粘合层；
414：焊料触点；
501、503、505、507、700、750、1000：子扇出型结构；
510-2：介电层/第二介电层；
518：嵌置铜柱/铜柱；
601：第一结构/结构；
601-1、603-1：第一部分/介电材料；
601-2、603-2：第二部分/导电材料；
601b：底表面/表面；
603：第二结构/结构；
603t：顶表面/表面；
702-1、702-2、702-3、702-4：侧；
706、706-1、706-2、706-3、706-4、706-5、706-6、706-7、706-8、706-9、706-10、706-11、706-12、706-13、706-14、706-15、706-16、706-17、706-18、706-19、706-20、706-21、706-22、706-23、706-24、706-25、706-26、706-27、706-28、706-29、706-30、706-31、706-32、706-33、706-34、706-35、706-36、706-37、706-38、706-39、706-40、706-41、706-42、706-43、706-44、706-45、706-46、706-47、706-48：柱；
708、909、1005：管腔；
756：突出的结构/蜂巢式栅格；
758：六边形胞元/管腔；
902：载体衬底；
904：第一介电层/介电层；
907：顶表面；
908：突出的结构/通孔；
910-1、910-2、910-3、910-4：电触点/触点；
912：管芯贴合膜；
918：球栅阵列封装焊球/焊料触点；
1006：突出的结构；
1007：孔；
a、b：周线；
具体实施方式
以下公开内容提供用于实作本发明实施例的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下”(beneath)、“下面”(below)、“下部的”(lower)、“上方”(above)、“上部的”(upper)等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。装置可具有其他方位(旋转90度或处于其他方位)且本文中所用的空间相对性描述语可同样相应地进行解释。另外，应理解，当称一元件“连接至”(connectedto)或“耦合至”(coupledto)另一元件时，所述元件可直接连接至或直接耦合至所述另一元件，抑或可存在一个或多个中间元件。
现在参照图1，根据本发明实施例的各种态样说明封装半导体装置(芯片)的方法100的流程图。方法100仅为实例，且并不旨在限制本发明实施例。根据所述方法的又一些实施例，可在方法100之前、期间、及之后提供其他操作，且所述操作中的某些操作可被依序替换、去除、或改变。
以下结合用于对经封装半导体芯片/装置衬底的部分在各种制作阶段处的剖视图进行说明的图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h、图2i、图2j、及图2k来阐述方法100。所述装置衬底可为在对集成电路或集成电路的一部分进行加工及/或封装期间制作的中间装置，所述中间装置可包括：静态随机存取存储器(staticrandomaccessmemory，sram)及/或其他逻辑电路；无源组件，例如电阻器、电容器、及电感器；以及有源组件，例如p型场效晶体管(p-typefet，pfet)、n型场效晶体管(n-typefet，nfet)、鳍型场效晶体管(finfet)、金属氧化物半导体场效晶体管(metal-oxidesemiconductorfieldeffecttransistor，mosfet)、互补金属氧化物半导体(complementarymetal-oxidesemiconductor，cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器胞元及/或其组合。
如图2a中所示，经封装装置的制作方法100开始于操作102并继续进行至操作104，在操作102中提供载体衬底200，在操作104中在载体衬底200上形成第一介电层202。在某些实施例中，可以各种方式实现载体衬底200。例如，载体衬底200可包括管芯引线框架(dieleadframe)、印刷电路板(printedcircuitboard，pcb)、多芯片封装件衬底或其他类型的衬底。
仍然参照图2a，在某些实施例中，第一介电层202是由选自以下的材料所形成：聚酰亚胺、聚苯并恶唑(polybenzoxazole，pbo)、聚苯并恶唑系介电材料、苯环丁烷(benzocyclobutene，bcb)、苯环丁烷系介电材料或其组合。在某些实施例中，尽管对于其他实施例可使用第一介电层202的任何所期望厚度，然而第一介电层202可具有约2微米至10微米(μm)的厚度。如以下进一步详细论述，所述第一介电层202的形成可用於形成对通孔及/或半导体芯片提供直接电连接的一个或多个导电柱。如以下进一步详细论述，由这些材料及厚度形成的第一介电层202可帮助减少翘曲(warpage)、减少热系数不匹配(thermalcoefficientmismatch)及增加引脚数目等。
再次参照图1，根据多种实施例，方法100继续进行至操作106。在操作106中，在第一介电层202上形成图案化掩膜层204(图2b)。图案化掩膜层204定义出开口205，所述开口205用于进一步定义随后形成的通孔的形状，所述通孔是通过以导电材料填充开口205而形成。在图2b所示的说明实施例中，图案化掩膜层204可包括图案化光刻胶掩膜、硬掩膜及其组合等。
现在参照图1及图2c，方法100继续进行至操作108，在操作108中通过以导电材料填充开口205(图2b)且在此后移除图案化掩膜层204(图2b)的方式而在第一介电层202上形成一个或多个通孔206。可使用例如以下各种导电材料中的任一种来形成通孔206：例如，铜(cu)、镍(ni)、铂(pt)、铝(al)、无铅焊料(例如，snag、sncu、snagcu)或其组合。在以下所描述的实施例中，通孔206可包含至少铜。就填充所述开口来说，可使用例如以下各种方式中的任一种：电镀、物理气相沉积(physicalvapordeposition，pvd)、化学气相沉积(chemicalvapordeposition，cvd)、电化学沉积(electrochemicaldeposition，ecd)、分子束外延(molecularbeamepitaxy，mbe)、原子层沉积(atomiclayerdeposition，ald)等。应注意的是，在某些实施例中，例如在图案化掩膜层及第一介电层的整个表面上沉积共形层的那些实施例(例如，物理气相沉积及化学气相沉积)中，可以期望执行蚀刻或平坦化工艺(例如，化学机械抛光(chemicalmechanicalpolishing，cmp)工艺)，以从图案化掩膜层204的表面移除过量的导电材料。在以上述材料(例如，铜)填充所述开口之后，可随后通过例如以下等化学溶液来移除(剥除)图案化掩膜层204：例如乳酸乙酯、苯甲醚、甲基丁基乙酸酯、乙酸戊酯、甲酚酚醛清漆树脂(cresolnovolakresin)、及重氮光敏化合物(称作spr9)的混合物；溶剂(例如，二甲基亚砜(dimethylsulfoxide，dmso))、碱(例如，氢氧化钾koh或四甲基氢氧化铵(tetramethylammoniumhydroxide，tmah))、表面活性添加剂或其组合的混合物。
现在参照图1及图2d，根据多种实施例，方法100继续进行至操作110，在操作110中，将装置衬底208耦合至第一介电层202并安置于各通孔206之间。装置衬底208可包括可进行内连而形成一个或多个集成电路的一个或多个微电子装置/纳米电子装置，例如：晶体管、电可编程只读存储器(electricallyprogrammablereadonlymemory，eprom)胞元、电可抹除可编程只读存储器(electricallyerasableprogrammablereadonlymemory，eeprom)胞元、静态随机存取存储器(staticrandomaccessmemory，sram)胞元、动态随机存取存储器(dynamicrandomaccessmemory，dram)胞元及其他微电子装置。装置衬底208虑及一个或多个传统的或未来开发的微电子装置/纳米电子装置。装置衬底208的主体可为绝缘体上硅(silicon-on-insulator，soi)衬底及/或可包含硅、砷化镓、应变硅、硅锗、碳化物、金刚石及其他材料。
仍然参照图2d，在某些实施例中，将装置衬底208接合至第一介电层202。更具体来说，利用例如晶粒贴合膜(dieattachfilm，daf)或其他粘合层将装置衬底208的背侧(例如，与电触点208-1至208-6相对的侧)安置于第一介电层202上。在图2d所示的所说明实施例中，层209可包括例如晶粒贴合膜。
现在参照图1及图2e，根据多种实施例，方法100继续进行至操作112，在操作112中，在装置衬底208上形成第二介电层210。在某些实施例中，第二介电层210可包含模制化合物。例如，第二介电层210是由选自以下的材料而形成：环氧树脂模制化合物(epoxymoldingcompound，emc)材料、模制底部填充(moldedunderfill，muf)材料、味之素增层膜(ajinomotobuild-upfilm，abf)材料、味之素增层膜系材料、树脂材料或其组合。在某些实施例中，可利用以下中的至少一者来形成第二介电层210：物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、电化学沉积(ecd)、分子束外延(mbe)或其组合。尽管在其他实施例中可使用具有任何所期望厚度的第二介电层，然而，在某些实施例中，所述第二介电层可具有约100微米～300微米(μm)的厚度。第二介电层的厚度一般是取决於装置衬底的高度。更具体来说，第二介电层的厚度会选择成比装置衬底的高度厚。可以期望在某些实施例中执行蚀刻或平坦化工艺(例如，化学机械抛光(cmp)工艺)，以从装置衬底208的电触点208-1的顶表面及/或通孔206的顶表面移除如上所述的过量的材料，从而暴露出所述顶表面。
现在参照图1及图2f，根据多种实施例，方法100继续进行至操作114，在操作114中，在第二介电层210之上形成重布线(redistributionline，rdl)层212。根据实施例，形成重布线层212以对通孔206及装置衬底208提供电连接及/或在通孔206与装置衬底208之间提供电连接。如图2f中所示，可在重布线层212内形成一个或多个导电线(例如，212-1)以对通孔206及装置衬底208提供电连接及/或在通孔206与装置衬底208之间提供电连接。在某些实施例中，重布线层212可包括由导电材料(例如，铜)形成的通孔212-2，以对导电线212-1及焊料触点提供电连接及/或在导电线212-1与焊料触点之间提供电连接，此将在图2g中进行描述。
仍然参照图2f，重布线层212可包括其中形成有导电层(例如，导电线212-1、通孔212-2等)的介电层213(例如，钝化层)。介电层213可包含例如聚合物材料(例如，环氧树脂(epoxy)、聚酰亚胺、聚苯并恶唑(pbo)等)或者可由通过例如旋转涂布(spincoating)等任何适合的方法而形成的众所周知的介电材料(例如，旋涂式玻璃(spin-onglass)、氧化硅、氮氧化硅等)形成。在某些实施例中，可通过以下工艺中的至少一者来形成重布线层212：如图2f中所示，首先在第二介电层210之上安置导电线212-1以对各通孔206提供期望的连接及/或在各通孔206之间提供期望的连接；接着在导电线212-1及第二介电层210之上安置介电层212；随后在介电层213内形成通孔212-2，以形成重布线层212。在形成重布线层212(操作114)之后，可执行蚀刻或平坦化工艺(例如，化学机械抛光(cmp)工艺)以移除过量的重布线层212，从而暴露出通孔212-2的顶表面。
在某些替代实施例中，如图2g的实施例中所示，除导电线212-1及通孔212-2以外，重布线层212可进一步包括安置于通孔212-2上方的一个或多个导电线212-3。依上述工艺步骤以形成重布线层212，可在形成通孔212-2之后形成导电线212-3。例如，在介电层213内形成通孔212-2之后，将各导电线212-3分别安置于介电层213之上以与相应的通孔212-2对齐。
现在参照图1及图2h，根据多种实施例，方法100继续进行至操作116，在操作116中，在重布线层212的顶表面上形成一个或多个焊料触点214。如以下参照图2i进一步详细论述，可利用任何熟知的技术来形成焊料触点214，以对重布线层212及另一载体衬底或层提供电连接及/或在重布线层212与另一载体衬底或层之间提供电连接。尽管在图2h所示的实施例中，焊料触点214呈球体系形状(例如，焊料球)，然而焊料触点214可形成为适合于在两个接触结构或接触点之间提供电接触的各种形状。在某些实施例中，焊料触点214可由金(au)、银(ag)、镍(ni)、钨(w)、铝(al)及/或其合金形成。
现在参照图1及图2i，根据多种实施例，方法100继续进行至操作118，在操作118中，从第一介电层202移除并解耦第一载体衬底200，且将第二载体衬底216耦合至焊料触点214。与第一载体衬底200相似，第二载体衬底216可包括管芯引线框架、印刷电路板(pcb)、多芯片封装件衬底或其他类型的衬底。
现在参照图1及图2j，根据多种实施例，方法100继续进行至操作120，在操作120中在第一介电层202中形成一个或多个开口217。如图2i中所示，可使开口217与通孔206对齐。所述形成开口217可包括例如以下一个或多个过程：在第一介电层202之上形成图案化掩膜层，其中所述图案化掩膜层可包括与开口217对齐的一个或多个开口；利用图案化掩膜层蚀刻第一介电层202；移除图案化掩膜层；以及此后执行清洁工艺。
现在参照图1及图2k，根据多种实施例，方法100继续进行至操作122，在操作122中，以导电材料填充开口217。填充导电材料是用于在第一介电层202中形成一个或多个导电柱218。尽管，在某些实施例中，用于填充开口217的导电材料为铜，然而在仍处于本发明实施例的范围内的同时可使用各种导电材料中的任一种。当将铜填充至开口217中时，会形成一个或多个铜柱218，且相应地，如图2k中所示，方法100继续进行至操作124，并在操作124中形成封装件250。
仍然参照图2k，在封装件250内形成(即，在封装件250中嵌置)铜柱218。在某些实施例中，铜柱充当电触点以将封装件250直接耦合至附加封装件/装置衬底/载体衬底(在下文中称作“扇出型(fan-out,fo)结构”)。利用所揭露的方法100形成其中嵌置有铜柱218的封装件250相对于通过传统封装方式(例如，叠层封装(pop)、球栅阵列封装(bga)等)而形成的封装件可提供例如以下多种优点：例如，增加封装件的引脚(即，电触点)的数目、降低交流电(alternativecurrent，ac)阻抗等，将在以下进一步详细论述。
在某些实施例中，可通过以例如以下多种方式中的任一种来填充开口217而形成铜柱：例如，电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、电化学沉积(ecd)、分子束外延(mbe)、原子层沉积(ald)等。应注意，在某些实施例中，例如在那些在第一介电层202的整个表面之上沉积共形层(例如，物理气相沉积及化学气相沉积)的实施例中，可以期望执行蚀刻或平坦化工艺(例如，化学机械抛光(cmp)工艺)，以从第一介电层202的表面移除过量的导电材料(即，当前实施例中的铜)。
在某些实施例中，通过将铜填充至第一介电层202的开口217中而形成铜柱218，开口217的深度218d约为2μm～10μm(即，第一介电层202的厚度)且宽度218w约为20μm～200μm。开口217的宽度218w可取决于例如以下多种设计参数：装置衬底208的节距(pitch)大小、装置衬底208与其内连线之间的布局等。由于可通过一种或多种(光)微影方法来精确地定义开口的大小(例如，宽度218w)，因此，可实现电触点(即，铜柱218)的更精细尺寸，此进而会增加在在具有有限基板面(realestate)的集成电路芯片上可能设置的电触点的数目。另外，在某些实施例中，由于用以电连接装置衬底208的通孔206是由铜形成，因此，利用铜柱218作为电触点以对可形成的附加扇出型结构进行堆叠(电耦合)可降低电触点的交流电阻抗及/或包括此种电触点的电连接路径的交流电阻抗。
如上所述，所公开的流程图(从操作102到124)提供具有上述优点的用于形成封装件250的方法，封装件250具有能够使得其他扇出型结构堆叠(电耦合)至封装件250的一个或多个嵌置铜柱218。参照图1及图2l，根据多种实施例，方法100继续进行至操作126，在操作126中通过铜柱218而将一个或多个扇出型结构260堆叠至封装件250上且电耦合至封装件250。在某些实施例中，扇出型结构260可实质上相似于封装件250且可至少部分地利用所公开的方法100来形成。以下将参照图3、图4及图5来分别描述扇出型结构260的多种实施例。在某些实施例中，可通过混合接合技术而将所述各种扇出型结构260中的每一者耦合至封装件250。以下将参照图6a及图6b进一步详细论述此种混合接合技术。
图3根据多种实施例说明可耦合至封装件250(图2j)的扇出型结构300的示例性实施例。在图3所说明的实施例中，扇出型结构300包括两个子扇出型结构301及303。除子扇出型结构301及303不包括焊料触点(例如，214)及所贴合的载体衬底(例如，216)以外，这两个子扇出型结构实质上相似于封装件250。此外，子扇出型结构303包括盖层320。为简洁起见，将不再对子扇出型结构301及303的与封装件250相似的组件予以赘述。例如，子扇出型结构301包括其中形成有嵌置铜柱318的第一介电层302、其中形成有装置衬底308-1及通孔306-1的第二介电层310-1、以及其中形成有导电线313及通孔315的重布线层312-1。子扇出型结构303包括其中形成有装置衬底308-2的介电层310-2(相似于第二介电层210及310-1)以及其中形成有导电线317及通孔319的重布线层312-2。在某些实施例中，若不存在将要耦合至顶部扇出型结构(例如，子扇出型结构303)的附加扇出型结构，则此顶部扇出型结构不需要包括形成于其“介电层”(例如层310-2)内的通孔。但所述顶部扇出型结构可包括沿装置衬底及介电层的底表面形成的盖层320，其中在所述底表面与盖层320之间具有粘合层。例如，在图3中，子扇出型结构303为顶部扇出型结构。如图3中所示，子扇出型结构303包括盖层320及形成于装置衬底308-2与盖层320之间的粘合层322。在某些实施例中，盖层320可由金属板(例如，铜板)形成，且粘合层322可包含晶粒贴合膜(daf)、晶种层、焊料层及/或其他适合的树脂材料。在某些实施例中，晶种层可由例如钛(ti)、镍(ni)等材料形成；并且焊料层可由例如锡(sn)、银(ag)、铜(cu)等材料形成。
仍然参照图3，子扇出型结构301及303可利用方法100中的具有一个或多个替代操作的至少部分来形成。更具体来说，封装件250与子扇出型结构301及303可平行地(即，同时)形成，从而可使得将扇出型结构300堆叠(电耦合)至封装件250的整个包装过程加快。例如，重新参照图1，尽管封装件250是利用方法100而形成，然而子扇出型结构301是在同时利用从102到122的操作但省略操作116(即，耦合各焊料触点214)及操作118的部分(即，省略操作118中的“耦合至第二载体衬底”)而形成。并且子扇出型结构303也同时利用以下步骤而形成：操作110，在操作110中通过粘合层322而将装置衬底308-2耦合至盖层320(即，并非耦合至第一介电层(例如，202))；可选步骤，在所述可选步骤中为实现最优化的热耦合效果而在装置衬底308-2的顶表面之上形成热界面材料(thermalinterfacematerial，tim)层(例如，热胶层、热脂层等)；操作112(即，形成介电层310-2)；以及操作114(即，形成重布线层312-2)。作为替代性的选择或者附加的选择，在某些实施例中，在操作114之后，可在重布线层312-2的顶表面之上形成一个或多个球栅阵列封装焊球且所述一或多个球栅阵列封装焊球分别与相应的通孔319对齐，从而使所述球栅阵列封装焊球可分别充当电触点。
具有嵌置铜柱的封装件/扇出型结构(通过方法100而形成)可为另一将要耦合的扇出型结构提供电触点(即，铜柱)，所述电触点可相应地提供如上所述的多种优点。在图3所示的实施例中，子扇出型结构301可通过将通孔315耦合至封装件250的嵌置铜柱218而直接(电)耦合至封装件250，且相似地，顶部扇出型结构303可通过将通孔319耦合至子扇出型结构301的嵌置铜柱318而电耦合至子扇出型结构301。在某些替代实施例中，除铜柱318以外，可使用各种电触点中的任一种将子扇出型结构301耦合至另一扇出型结构。例如，所述各种电触点包括焊料柱、球栅阵列封装焊球(例如，214)等，所述焊料柱由铜(cu)、锡(sn)、银(ag)、铋(bi)、或其组合制成。在某些实施例中，所述各种电触点可利用激光钻孔(laser-drilling)方法、干式蚀刻方法、焊料镀覆方法、微球安装方法等而形成于第一介电层302上及/或第一介电层302内。
图4根据多种实施例说明将耦合至封装件250(图2j)扇出型结构400的另一示例性实施例。除在某些实施例中扇出型结构400可进一步包括耦合至通孔415的焊料触点414以外，扇出型结构400实质上相似于子扇出型结构303。更具体来说，相似于子扇出型结构303，扇出型结构400包括其中形成有装置衬底408的介电层410(相似于图3所示的介电层310-2)、其中形成有导电线413及通孔415的重布线层412、盖层420及粘合层422。焊料触点414可实质上相似于焊料触点214(图2g至图2k)。在图4所说明的实施例中，焊料触点414与形成于重布线层412内的通孔415对齐，且更具体来说，焊料触点414被形成为将扇出型结构400耦合至封装件250的铜柱218(图2j)。也就是说，当扇出型结构400耦合至封装件250时，焊料触点414与铜柱218可彼此连接从而提供电导通路径。
图5根据多种实施例说明将耦合至封装件250(图2j)的扇出型结构500的又一示例性实施例。扇出型结构500包括四个子扇出型结构501、503、505、及507。子扇出型结构501与子扇出型结构503当组合于一起时实质上相似于图3所示的子扇出型结构301。子扇出型结构505与子扇出型结构507当组合于一起时实质上相似于图3所示的子扇出型结构303。更具体来说，子扇出型结构501包括其中形成有导电线513及通孔515的重布线层512-1。子扇出型结构503包括其中形成有嵌置铜柱518的第一介电层502及其中形成有装置衬底508-1及通孔506-1的第二介电层510-1。子扇出型结构505包括其中形成有导电线517及通孔519的重布线层512-2。子扇出型结构507包括其中形成有装置衬底508-2的介电层510-2(相似于310-2)、盖层520及粘合层522，其中盖层520形成于粘合层522及第二介电层510-2顶上。不同于图3所示的实施例，在某些实施例中，这四个子扇出型结构501、503、505、及507可利用如以上参照图3所阐述的操作的各别组合来形成。如此一来，这四个子扇出型结构501、503、505、及507可同时形成，并且，相应地，将扇出型结构500堆叠至封装件250的过程可进一步加快。在某些实施例中，子扇出型结构507可通过将装置衬底508-2的电触点508-4耦合至导电线517而电耦合至子扇出型结构505，子扇出型结构505可通过将通孔519耦合至子扇出型结构503的铜柱518而电耦合至子扇出型结构503，子扇出型结构503可通过将通孔506-1及/或装置衬底508-1的电触点508-3耦合至导电线513而电耦合至子扇出型结构501。如此一来，子扇出型结构501、503、505、及507彼此电耦合。
基于以上论述，可看出本发明实施例提供多种优点。然而，应理解，本文中未必论述所有优点，且其他实施例可提供不同优点，并且对于所有实施例来说并不需要特定优点。
图6a根据多种实施例说明将要利用上述混合接合技术进行耦合(即，接合)的两个示例性结构的剖视图。如图所示，第一结构601包括底表面601b且第二结构603包括顶表面603t。此外，第一结构601包括由一种或多种介电材料(例如，用于形成第一介电层202及第二介电层210的材料)所形成的第一部分601-1以及由一种或多种导电材料(例如，铜)所形成的第二部分601-2。相似地，第二结构603包括由一种或多种介电材料(例如，用于形成第一介电层202及第二介电层210的材料)形成的第一部分603-1以及由一种或多种导电材料(例如，铜)形成的第二部分603-2。本文中使用的用语“混合接合技术”意指当两个表面/结构将要彼此接合时，每一将要接合的表面至少包含彼此不同的第一材料与第二材料。并且当被接合时，所述两个表面/结构中的相应的第一材料彼此接合，且所述两个表面/结构中的相应的第二材料彼此接合。
在某些实施例中，再次参照图3，分别利用混合接合技术，可使得子扇出型结构301接合至封装件250且可使得子扇出型结构303接合至子扇出型结构301。更具体来说，当子扇出型结构301接合至封装件250时，通孔315接合至铜柱218且子扇出型结构301的介电层312-2与封装件250的介电层202彼此接合；当子扇出型结构303接合至子扇出型结构301时，通孔319接合至铜柱318，且子扇出型结构303的介电层312-2与子扇出型结构301的第一介电层302彼此接合。
图6b根据多种实施例说明用于执行混合接合技术的方法610的示例性流程图。由于可在分别包含两种不同材料的任何两个结构/表面上执行方法610，因此，为简洁起见，将结合图6a所示的示例性结构601及603来提供以下对方法610的论述。在某些实施例中，方法610开始于操作612，在操作612中通过一个或多个清洁工艺(例如，rca清洁工艺)及/或一个或多个等离子体工艺来处理所述两个表面601b及603t。方法610继续进行至操作612，在操作612中使所述两个结构601与603对齐，以使结构601及603的导电材料(例如，601-2及603-2)分别彼此对齐，这会使结构601及603的介电材料(例如，601-1及603-1)也彼此对齐。此外，在某些实施例中，在操作614期间，将结构601及603二者放置于被预热至第一升高温度(例如，约100℃)的腔室中，从而使表面601b及603t活化。方法610接着继续进行至操作616，在操作616中在将表面601b与表面603t放置成实质上彼此靠近的同时，将腔室加热至第二升高温度(例如，约150℃)。如此一来，表面601b与表面603t可发生接触且介电材料601-1与介电材料603-1可彼此接合。方法610接着继续进行至操作618，在操作618中将腔室加热至第三升高温度(例如，约200℃～250℃)，从而使导电材料601-2与导电材料603-2彼此接合。方法610继续进行至操作620，在操作620中为了退火(annealing)而将腔室冷却。
在某些实施例中，可以多种形状/配置中的任一种来形成上述盖层(例如，图3所示的320、图4所示的420、图5所示的520等)。图7a及图7b分别说明两个盖层的示例性布局的俯视图。图7a及图7b中的布局的所述两个俯视图均分别以倒置形式示出。如图7a中所示，子扇出型结构700(或顶部扇出型结构)包括装置衬底702及盖层704。在某些实施例中，将盖层704贴合至装置衬底702的底表面(面对装置衬底702的平面的表面)。更具体来说，盖层704进一步包括环绕装置衬底702且延伸出/突出於所述平面的多个柱706。在某些实施例中，柱706分别由例如(例如，铜)等与盖层704实质上相似的金属材料所形成。
在某些实施例中，将所述多个柱706依分别环绕装置衬底702的一个或多个周线(contour)而排列，且此一种周线包括用于在其中实体地安置装置衬底702的管腔(lumen)(例如，708)。在图7a所示的示例性布局中，装置衬底702具有方形形状。如此一来，可相应地将所述多个柱706布局成方形形状的周线。应注意，装置衬底702可具有多种形状(例如，矩形、圆形、三角形等)中的任一种，此可相应地使得所述多个柱706排列成分别具有用于环绕装置衬底702的对应形状的一个或多个周线。
更具体来说，在其中将柱706布局成一个或多个方形形状的周线(图7a所示的a及b)的实例中，周线“a”是由第一柱子集(706-1、706-2、706-3、706-4、706-5、706-6、706-7、706-8、706-9、706-10、706-11、706-12、706-13、706-14、706-15、706-16、706-17、706-18、706-19、706-20等)所形成，且周线“b”是由第二柱子集(706-21、706-22、706-23、706-24、706-25、706-26、706-27、706-28、706-29、706-30、706-31、706-32、706-33、706-34、706-35、706-36、706-37、706-38、706-39、706-40、706-41、706-42、706-43、706-44、706-45、706-46、706-47、706-48等)所形成。第一柱子集(即，周线a)可进一步划分成四个组，其中每一组均被配置成沿装置衬底702的一侧对齐。例如，第一组柱(例如，706-1、706-2、706-3、706-4、706-5及706-6)与装置衬底702的侧702-1对齐；第二组柱(例如，706-7、706-8、706-9及706-10)与装置衬底702的侧702-2对齐；第三组柱(例如，706-11、706-12、706-13、706-14、706-15及706-16)与装置衬底702的侧702-3对齐；第四组柱(例如，706-17、706-18、706-19及706-20)与装置衬底702的侧702-4对齐。在某些实施例中，第二柱子集(即，周线b)可进一步划分成四个组，其中每一组均被配置成沿装置衬底702的一侧对齐。由于周线b的布局实质上相似于周线a，因此为清晰起见，不再对周线b予以赘述。
图7b说明子扇出型结构750的包括装置衬底752及贴合至装置衬底752的底表面的盖层754的部分。在图7b所示的实施例中，盖层754包括被形成为蜂巢式构造的多个突出的结构756。更具体来说，所述多个突出的结构756被形成为多个六边形胞元(例如，758)的侧壁。所述多个六边形胞元中的每一者具有横截面呈六边形形状的三维中空空间，从而使得所述多个突出的结构756形成蜂巢式栅格。在某些实施例中，此一种蜂巢式栅格可包括用于在其中实体地安置装置衬底752的管腔(例如，758)。
应注意，图7a所示的带周线(contoured)的柱结构及图7b所示的蜂巢式结构均仅为用于说明扇出型结构的盖层所可包括的其他结构的某些实施例的实例。在某些其他实施例中，在仍处于本发明实施例的范围内的同时，盖层可包括环绕装置衬底的多种附加结构中的任一种。
现在参照图8，根据本发明实施例的多种实施例提供用于制作包括具有上述结构(例如，图7a所示的带周线的柱结构、图7b所示的蜂巢式结构等)的盖层的扇出型结构900的方法800的示例性流程图。以下结合用于对扇出型结构900的部分在各种制作阶段处的剖视图进行说明的图9a、图9b、图9c、图9d、图9e、及图9f来阐述方法800。
方法800开始于操作802，在操作802中设置载体衬底902。更具体来说，如图9a中所示，以盖层906至少部分地覆盖载体衬底902，在盖层906与载体衬底902之间形成第一介电层904。在某些实施例中，首先在载体衬底902之上形成第一介电层904，且接着在第一介电层904之上形成盖层906从而覆盖载体衬底902。在某些实施例中，可以多种方式来实现载体衬底902。例如，载体衬底902可包括管芯引线框架、印刷电路板(pcb)、多芯片封装件衬底或其他类型的衬底。
在某些实施例中，第一介电层904是由选自以下的材料形成：聚酰亚胺、聚苯并恶唑(pbo)、聚苯并恶唑系介电材料、苯环丁烷(bcb)、苯环丁烷系介电材料、或其组合。在某些实施例中，可利用以下中的至少一者来形成第一介电层904：物理气相沉积、化学气相沉积、原子层沉积、电化学沉积、分子束外延、或其组合。在某些实施例中，盖层906是由金属材料(例如，铜)而形成为具有约2μm～10μm的厚度。可使用多种方式中的任一种(例如，电镀方法)在第一介电层904之上形成盖层906。
方法800继续进行至操作804，在操作804中如图9b中所示在盖层906的顶表面907上形成多个突出的结构908。在某些实施例中，可将所述多个突出的结构908排列成如图7a中所示的带周线的柱706及/或如图7b中所示的蜂巢式栅格756。在某些实施例中，可相似地通过如在图1所示的方法100中所阐述的操作106至108来形成所述多个突出的结构908。为简洁起见，在本文中将所述形成突出的结构908简要阐述为：相似于操作106，在盖层906之上形成图案化层(例如，与图2b所示的204相似的图案化介电层)，其中所述图案化层包括分别与突出的结构908中的一者的位置对应的多个开口；以及相似于操作108，以用于形成盖层906的金属材料(例如，此实例中的铜)填充所述开口，且接着从盖层906移除图案化层。
方法800继续进行至操作806，在操作806中如图9c中所示将装置衬底910贴合至盖层906的顶表面907且安置于由突出的结构908形成的管腔909内。在某些实施例中，通过与如在图1所示的方法100中所阐述的操作110实质上相似的操作而将装置衬底910贴合至盖层906。例如：利用例如管芯贴合膜(daf)912或其他粘合层将装置衬底910的背侧(例如，与电触点910-1、910-2、910-3、910-4等相对的一侧)安置于盖层906的顶表面907上。在操作806之后，应注意，扇出型结构900的俯视图可看上去实质上相似于图7a及图7b所示的示例性布局中的任一者。
方法800继续进行至操作808，在操作808中如图9d中所示在装置衬底910及突出的结构908之上形成第二介电层914。第二介电层914可包含模制化合物。例如，第二介电层914是由选自以下的材料形成：环氧树脂模制化合物(emc)材料、模制底部填充(muf)材料、味之素增层膜(abf)材料、味之素增层膜系材料、树脂材料、或其组合。在某些实施例中，利用以下中的至少一者在装置衬底910及突出的结构908之上形成第二介电层914：物理气相沉积、化学气相沉积、原子层沉积、电化学沉积、分子束外延、或其组合。可以期望在某些实施例中执行蚀刻或平坦化工艺(例如，化学机械抛光(cmp)工艺)，以如上所述从装置衬底910的电触点(例如，910-1、910-2、910-3、910-4等)的顶表面及/或突出的结构908的顶表面移除过量的材料，从而暴露出所述顶表面。
方法800继续进行至操作808，在操作808中如图9e中所示在第二介电层914之上形成重布线层916。在某些实施例中，重布线层916包括一个或多个导电线916-1以及一个或多个通孔916-2。根据多种实施例，通过电触点(例如，910-1、910-2、910-3、910-4等)来形成重布线层916以在通孔908与装置衬底910之间提供电连接。更具体来说，例如，重布线层916的导电线916-1用以在电触点910-2与通孔908之间提供电连接，且电耦合至导电线916-1的通孔916-2用以对一个或多个随后形成的结构(例如，球栅阵列封装焊球918)提供电连接，以下将参照图9f对此进行进一步详细阐述。
仍然参照图9e，重布线层916可包括介电层917的其中形成有一个或多个导电层(例如，导电线916-1、通孔916-2等)的层(例如，钝化层)。介电层917可包含例如聚合物材料(例如，环氧树脂、聚酰亚胺、聚苯并恶唑(pbo)等)或者可由通过例如旋转涂布等任何适合的方法而形成的众所周知的介电材料(例如，旋涂玻璃、氧化硅、氮氧化硅等)形成。在某些实施例中，可通过以下步骤中的至少一者来形成重布线层916：如图9e中所示，首先在第二介电层914之上安置导电线916-1以对通孔908及各触点(910-1、910-2、910-3、910-4等)提供期望的连接及/或在通孔908与各触点(910-1、910-2、910-3、910-4等)之间提供期望的连接；接着在导电线916-1及第二介电层914之上安置介电层917；随后在介电层917内形成通孔916-2，以形成重布线层916。在形成重布线层916之后，可执行蚀刻或平坦化工艺(例如，化学机械抛光(cmp)工艺)以移除过量的重布线层916从而暴露出通孔916-2的顶表面。
现在参照图8及图9f，根据多种实施例，方法800继续进行至操作812，在操作812中在重布线层916之上形成一个或多个焊料触点918(例如，球栅阵列封装焊球)，且从介电层904及盖层906移除载体衬底902。应注意，图9f所示的所说明实施例是以倒置方式示出。可利用任何熟知的技术来形成焊料触点918，以对重布线层916及另一载体衬底或层(例如，另一扇出型结构)提供电连接及/或在重布线层916与另一载体衬底或层(例如，另一扇出型结构)之间提供电连接。尽管在图9f所示的所说明实施例中，焊料触点918呈球体系形状(例如，焊料球或球栅阵列封装焊球)，然而可将焊料触点918形成为适合于在两个接触结构或接触点之间提供电接触的各种形状。在某些实施例中，焊料触点918可由金(au)、银(ag)、镍(ni)、钨(w)、铝(al)及/或其合金形成。
图10根据多种实施例说明子扇出型结构1000的替代实施例，子扇出型结构1000包括安置于装置衬底1002之下的盖层1004且盖层1004进一步包括分别用于在其中安置通孔1008的孔1007的阵列。相似于图7a所示的子扇出型结构700，装置衬底1002贴合至盖层1004且安置于由突出的结构1006形成的管腔(例如，1005)内，且突出的结构1006延伸出盖层1004的平面。也就是说，突出的结构1006是由与盖层1004相似的金属材料(例如，铜)形成。然而，在此具体实施例中，如图10中所示，突出的结构1006被形成为包括孔1007的阵列，其中孔1007的阵列用以环绕装置衬底1002且所述孔中的每一者被以通孔1008填充。在某些实施例中，突出的结构1006可在通孔1008仍被用于提供电连接的同时提供最优化的散热。
所述优点中的其中一者是本发明实施例提供一种新颖的方式来封装多个装置衬底(即，集成电路芯片)，其是通过在用于经封装装置衬底的封装件/扇出型结构中形成嵌置铜柱。如以上所论述，通过将多个装置衬底中的每一者封装成包括一个或多个嵌置铜柱的封装件或扇出型结构，所述多个装置衬底可直接堆叠于一起且因此彼此电耦合。此外，如上所述，利用嵌置铜柱来耦合至另一扇出型结构或封装件可进而增加在有限基板面上的电触点的数目，并降低所形成的电连接路径的阻抗等。
本发明实施例提供一种经封装装置，所述经封装装置包括：第一介电层；第二介电层，形成于所述第一介电层之上，包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔；以及第三介电层，形成于所述第二介电层之上，包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。
本发明实施例提供一种经封装装置，所述经封装装置包括封装件以及扇出型结构。所述封装件包括：第一焊料触点；第一重布线(rdl)层，形成于所述第一焊料触点之上；第一介电层，形成于所述第一重布线层之上，包括第一装置衬底及从所述第一重布线层延伸且穿过所述第一介电层的第一通孔；以及第二介电层，形成于所述第一介电层之上，包括延伸穿过所述第二介电层的第一导电柱。所述扇出型结构包括：第二重布线层，形成于所述封装件的所述第二介电层之上；以及第三介电层，形成于所述第二重布线层之上，包括第二装置衬底，其中所述第二装置衬底通过所述第二重布线层、所述第一导电柱、所述第一介电层的所述第一通孔、及所述第一重布线层而电耦合至所述第一焊料触点。
本发明实施例提供一种形成经封装装置的方法。所述方法包括：提供形成于第一载体衬底之上的第一介电层；在所述第一介电层之上形成通孔；将装置衬底贴合至所述第一介电层；在所述第一介电层之上形成第二介电层；在所述第二介电层之上形成第一重布线(rdl)层；形成延伸穿过所述第一介电层的导电柱，其中所述导电柱电耦合至所述通孔。
根据本发明实施例的经封装装置，所述导电柱被配置为所述经封装装置的电触点。
根据本发明实施例的经封装装置，所述导电柱及所述第二介电层的所述通孔的材料包含铜。
根据本发明实施例的经封装装置，所述第二介电层包含以下中的至少一者：环氧树脂模制化合物材料、模制底部填充材料、味之素增层膜材料、味之素增层膜系材料、树脂材料或其组合。
根据本发明实施例的经封装装置，所述第三介电层包含以下中的至少一者：聚酰亚胺、聚苯并恶唑、聚苯并恶唑系介电材料、苯环丁烷、苯环丁烷系介电材料或其组合。
根据本发明实施例的经封装装置，所述第一介电层包括导电线，所述导电线用以电耦合所述装置衬底与所述第二介电层的所述通孔。
根据本发明实施例的经封装装置，所述的经封装装置还包括：至少一个焊料触点，安置于所述第一介电层的表面上，所述表面相对於所述第二介电层安置於所述第一介电层的另一表面。
根据本发明实施例的经封装装置，所述的经封装装置还包括：载体衬底，通过所述至少一个焊料触点而耦合至所述经封装装置。
根据本发明实施例的经封装装置，所述扇出型结构的所述第三介电层还包括从所述第二重布线层延伸且穿过所述第三介电层的第二通孔。
根据本发明实施例的经封装装置，所述扇出型结构还包括安置于所述第三介电层之上的第四介电层，且其中所述第四介电层包括延伸穿过所述第四介电层的第二导电柱。
根据本发明实施例的经封装装置，所述第二导电柱用以电耦合所述第二通孔与所述第二重布线层。
根据本发明实施例的经封装装置，所述第一导电柱及所述第二导电柱的材料各包含铜。
根据本发明实施例的经封装装置，所述扇出型结构还包括被安置于所述第二重布线层并与所述第三介电层相对的第二焊料触点。
根据本发明实施例的经封装装置，所述第二焊料触点用以通过所述第二重布线层而将所述第二装置衬底电耦合至所述第一导电柱。
根据本发明实施例的形成所述经封装装置的方法，形成所述导电柱的步骤包括：从所述第一介电层移除所述第一载体衬底；形成延伸穿过所述第一介电层的开口；以及以铜材料填充所述开口。
根据本发明实施例的形成所述经封装装置的方法，所述方法还包括：在所述第一重布线层之上形成焊料球；以及通过所述焊料球而将第二载体衬底耦合至所述第一重布线层。
根据本发明实施例的形成所述经封装装置的方法，所述方法还包括：
通过所述导电柱而将包括第二装置衬底的扇出型结构耦合至所述经封装装置。
根据本发明实施例的形成所述经封装装置的方法，所述扇出型结构还包括第二重布线层，所述第二重布线层形成于所述第二装置衬底之上且安置于所述第二装置衬底与所述经封装装置的所述第一介电层之间。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。