半导体器件及其制造方法与流程

本发明涉及半导体集成电路，且更具体地涉及具有全环式接触件结构的半导体器件及其制造工艺。

背景技术：

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(finfet)的三维设计的发展。在finfet中，栅电极邻近沟道区域的两个侧面，栅极介电层插在栅电极和沟道区域之间。在finfet的沟道的顶面上，在栅电极和介电层之间形成钝化层。在三栅极finfet(t-finfet)中，不形成额外的钝化层且栅极结构在三个表面上围绕(包裹)鳍且晶体管基本上具有控制穿过鳍或沟道区的电流的三个栅极。超过14nm技术节点，外延源极或漏极结构给鳍间距的缩放带来严重问题。当器件面积缩放时，源极和/或漏极薄层电阻以及接触件电阻率能起到关键作用。需要能够通过面积缩小有效解决电阻降低的解决方案。

技术实现要素：

根据本发明的一个实施例，提供了一种用于制造半导体器件的方法，包括：形成鳍结构，所述鳍结构包括第一半导体层、中间半导体层和第二半导体层；形成隔离绝缘层，从而使得所述鳍结构的所述第二半导体层从所述隔离绝缘层突出以形成暴露的鳍部分；在所述暴露的鳍部分的第一部分上方形成栅极结构；去除所述暴露的鳍部分的第二部分，所述第二部分包括所述暴露的鳍部分的未被所述栅极结构覆盖的部分以及嵌入部分，所述嵌入部分包括所述中间半导体层的部分和所述第一半导体层，其中，所述嵌入部分包括嵌入在所述隔离绝缘层中在第一方向上延伸的第一嵌入部分和位于所述栅极结构下方在第二方向上延伸的第二嵌入部分，其中，所述第二方向垂直于所述第一方向；在去除所述暴露的鳍部分的所述第一部分之后暴露的第一表面和第二表面上方形成氧化物层，所述第一表面和所述第二表面在所述第一方向和所述第二方向上延伸；横向去除所述氧化物层的在所述第二方向上延伸的部分；以及在所述氧化物层的所述横向去除的部分中形成外延层。

根据本发明的另一实施例，还提供了一种用于制造半导体器件的方法，包括：形成包括第一半导体层的鳍结构，所述鳍结构包括第一半导体层、块状应力源层和第二半导体层，所述第一半导体层包括衬底；形成隔离氧化物层以覆盖所述鳍结构的部分，而暴露出所述鳍结构的所述第二半导体层；在暴露的所述第二半导体层的中间部分上方形成栅极结构；去除暴露的所述第二半导体层的未被所述栅极结构覆盖的剩余部分；去除所述块状应力源的位于暴露的所述第二半导体层的去除的所述剩余部分下方的部分以及去除位于所述栅极结构下方的横向部分；形成自对准氧化物层以覆盖在去除所述块状应力源层的所述部分和去除位于所述栅极结构下方的所述横向部分之后暴露的第一表面和第二表面，所述第一表面和所述第二表面在第一方向上和第二方向上延伸，其中，所述第二方向垂直于所述第一方向；横向去除覆盖在去除位于所述栅极结构下方的所述横向部分之后暴露的垂直表面的所述自对准氧化物层；以及形成源极-漏极应力源层以替代横向去除的所述自对准氧化物层。

根据本发明的又一实施例，还提供了一种半导体器件，包括：finfet器件，所述finfet器件包括：鳍结构，在第一方向上延伸并且从衬底层突出，所述鳍结构包括在所述衬底层上形成的块状应力源层、在所述块状应力源层上方设置的沟道层；氧化物层，形成在所述衬底层上且远离所述沟道层延伸；源极-漏极(sd)应力源结构，设置在所述氧化物层上方、所述沟道层的侧壁上；以及栅极堆叠件，包括栅电极层和栅极介电层，覆盖所述沟道层的部分以及在垂直于所述第一方向的第二方向上延伸。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的一个或多个实施例的全环式接触件(caa)t-finfet器件的示意性工艺流程图。

图2a至图2h是根据本发明的一个或多个实施例示出的用于制造caat-finfet器件的各种工艺的示意性三维(3d)图。

图3a至图3f是根据本发明的一个或多个实施例的用于caat-finfet器件的自对准氧化物和源极-漏极(s/d)外延层的形成的示意性工艺步骤。

图4a和图4b是根据本发明的一个或多个实施例的caat-finfet器件的示意性3d结构和截面图。

图5a至图5d是根据本发明的实施例示出的caat-finfet器件的横向外延层以及源极和/或漏极接触件的形成的3d图。

图6是根据本发明的实施例示出的各种结构元件的caat-finfet的三维图。

图7a至图7d是根据本发明的实施例示出的caat-finfet对有效沟道长度的各个参数的图表。

图8a和图8b是根据本发明的实施例示出的caat-finfet器件的3d模拟的结果的图表。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。

图1是根据本发明的一个或多个实施例的用于制造全环式接触件(caa)t-finfet器件的示意性工艺流程图100。流程图100仅示出整个制造工艺的相关部分。应该理解，可以在由图1示出的操作之前、期间和/或之后提供附加操作，并且对于方法的额外的实施例，可以替代或消除以下所描述的一些操作。操作/工艺的顺序可交换。

在图1的s101中，在衬底上方形成鳍结构210。首先，在如图2a中示出的衬底上方形成半导体材料200的堆叠层。在衬底上方形成的半导体材料的堆叠层包括第一半导体层202、中间半导体层204以及第二半导体层206。

例如，在一些实施例中，未从第一半导体层202单独示出的衬底是具有在从大约1×10¹⁵cm^-3至大约3×10¹⁵cm^-3的范围内的杂质浓度的p型硅衬底。在其他的实施例中，衬底是具有在从约1×10¹⁵cm^-3至约3×10¹⁵cm^-3范围内的杂质浓度的n型硅衬底。在一些实施例中，si衬底具有(100)上表面。

可选地，衬底可以包括其他元素半导体，诸如锗；化合物半导体，包括诸如碳化硅(sic)和硅锗(sige)的iv-iv族化合物半导体、诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp的iii-v族化合物半导体；或它们的组合。在一个或多个实施例中，衬底是soi(绝缘体上硅)衬底的硅层。诸如非晶si或非晶sic的非晶衬底或诸如氧化硅的绝缘材料也可用作衬底。衬底可以包括已合适地掺杂有杂质(例如，p型或n型导电性)的各种区域。

第一半导体层202可以是注入有杂质的衬底的部分。例如，实施离子注入以防止击穿效应。例如，掺杂剂是用于n型finfet的硼(bf2)和用于p型finfet的磷。在一些实施例中，第一半导体层202成为finfet的阱层。

在一些实施例中，第一半导体层202在衬底上方外延生长。外延层202可以通过原位掺杂和/或离子注入掺杂。

在一些实施例中，又称为块状应力源的中间半导体层204在第一半导体衬底202的表面上方外延生长，且在中间半导体层204上方外延生长第二半导体层206。

例如，在一些实施例中，中间半导体层204为ge或si(1-x)gex，其中，x在约0.1至约0.9的范围内。在特定的实施例中，si(1-x)gex用作中间半导体层204。在本发明中，si(1-x)gex可以被简单地称为sige。在一些实施例中，sige层204的厚度在约10nm至约100nm的范围内。在特定的实施例中，sige层204的厚度在约1nm至约20nm的范围内，并且在其他实施例中，在约2nm至约10nm的范围内。

可以通过将sih4和/或sih2cl2和geh4用作源气体，在约500℃至700℃的范围内的温度和约10托至100托(约133pa至约1333pa)的范围内的压力下实施sige层的外延生长。

例如，第二半导体层206是si或si(1-y)gey,其中y<x。在该实施例中，第二半导体层206是si。在一些实施例中，si第二半导体层206具有在约20nm至约200nm的范围内的厚度。在特定的实施例中，si第二半导体层206的厚度在约50nm至约100nm的范围内。可以通过将sih4和/或sih2cl2用作源气体，在约500℃至700℃的范围内的温度和约10托至100托(约133pa至约1333pa)的范围内的压力下实施si层的外延生长。

在形成之后，使用合适的掩模层图案化半导体材料200的堆叠层以去除堆叠的层的部分以创建图2b中的鳍结构210。可以通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻实施堆叠层的部分的去除。

在图1的s102中，如图2c和图2d所示，在鳍结构210上方形成隔离绝缘层214。如图2c所示，首先，在鳍结构210上形成隔离绝缘材料212。隔离绝缘材料212包括通过lpcvd(低压化学汽相沉积)、等离子体cvd或可流动cvd形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动cvd中，沉积可流动介电材料而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(msq)、氢倍半硅氧烷(hsq)、msq/hsq、全氢硅氮烷(tcps)、全氢-聚硅氮烷(psz)、正硅酸乙酯(teos)或甲硅烷基胺(诸如三甲硅烷基胺(tsa))。在多重操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化然后退火以去除不需要的元素从而形成氧化硅。当去除不需要的元素时，可流动膜致密并且收缩。在一些实施例中，进行多重退火工艺。固化可流动膜，并且进行不止一次的退火。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层50可以由以下材料的一层或多层形成：旋涂玻璃(sog)、sio、sion、siocn和/或氟掺杂的硅酸盐玻璃(fsg)。

在形成隔离绝缘材料212之后，可实施诸如退火工艺的热工艺以提高隔离绝缘材料212的品质。可以在平坦化操作之前或之后执行热工艺。如图2d所示，在平坦化操作中，例如，通过包括化学机械抛光(cmp)的方法和/或回蚀刻工艺的平坦化工艺减小隔离绝缘材料212的厚度以暴露出鳍结构210的部分。在平坦化操作期间，去除隔离绝缘材料212的顶部部分。此外，通过回蚀刻工艺，隔离绝缘材料212的在鳍结构210的突出部分的两侧上的厚度被减小以形成隔离绝缘层214。

在图1的s103中，如图2e所示，在鳍结构210的部分上方形成栅极结构220。栅极结构220形成在鳍结构210的沟道层216上方。栅极结构220在y方向上延伸且包括栅极介电层224和栅电极层222。在一些实施例中，在一个或多个鳍结构上方形成栅极结构220。

在隔离绝缘层214和沟道层216上方形成栅极介电材料和电极材料，然后实施图案化操作以获得包括栅电极层222和栅极介电层224的栅极结构220。在该实施例中，栅电极层222是多晶硅。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模实施多晶硅层的图案化。栅极介电材料可以是通过cvd、pvd、ald(原子层沉积)、e束蒸发或其他合适的工艺形成的氧化硅。

在一个或多个实施例中，采用后栅极技术(栅极置换技术)。在后栅极技术中，在前述操作中形成的栅电极层222和栅极介电层224分别是伪电极层和伪栅极介电层，它们随后被去除。

在一些实施例中，栅极介电层224包括氧化硅、氮化硅、氮氧化硅或高k介电材料的一层或多层。高k介电材料包括金属氧化物。用于高k介电材料的金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物和/或它们混合物。在一些实施例中，栅极介电层224的厚度在从约1nm至约5nm的范围内。在一些实施例中，栅极介电层224包括由二氧化硅制成的界面层。在一些实施例中，栅电极层222包括单层或多层结构。

此外，栅电极层222可以是具有均匀掺杂或非均匀掺杂的掺杂多晶硅。在一些可选实施例中，栅电极层222包括诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi的金属、具有与衬底材料相容的功函数的其他导电材料或者它们的组合。可以使用诸如ald、cvd、pvd、镀或它们的组合的合适的工艺形成用于栅电极层222的电极层。在一些实施例中，栅电极层222的宽度(在x方向上)在从约30nm至约60nm的范围内。

在图1的s104中，如图2e所示，去除鳍结构的横向部分。在图3a和图3b的截面图中示出了去除工艺的更详细的描述。通过例如湿蚀刻工艺的各向同性蚀刻实施图3a的栅极结构220下方的水平(例如，在xy平面内)部分230和垂直(例如，在z方向上)部分228的去除。在一个或多个实施例中，部分228的厚度t1为约10nm至12nm。在一些实施例中，可以使用诸如氧气(o2)等离子体的等离子体蚀刻。在实施例中，例如，o2等离子体蚀刻可以是使用具有连接至偏置电极302的添加偏压的带电o^2-或o^1-以控制电离的o2等离子体的方向的o2等离子体离子蚀刻。

在图1的s105中，如图2f和图3c中示出的，形成包括水平部分232和垂直部分310的氧化物层。图2f仅示出了氧化物层的水平部分232。氧化物层包括氧化硅，诸如sio2。在实施例中，使用高密度等离子体cvd(hdpcvd)形成氧化物层(又称为自对准氧化物层)的水平部分232，且垂直部分310是必将被去除的由沉积工艺造成的不期望的层。如图3c所示，在自对准沉积工艺中，不需要掩模且在所有暴露的表面上沉积氧化硅。在一些实施例中，使用各向同性以去除侧壁隔离层。在一个实施例中，尽管对该结构使用选择性蚀刻可能是不足够的，但是必要时，从一些表面(该表面不是用于氧化物层沉积的目标)选择性地去除不期望的氧化硅沉积，。

图3d和图3c相同且示出了水平部分232和垂直部分310且为了方便被复制。在一些实施例中，高密度pcvd(hdpcvd)用于允许沿各个方向的不同沉积速率的调整。例如，hdpcvd可以用于通过调节操作的物理因素(例如，由电场控制的等离子体)实现各向异性沉积，而不是用于近似各向同性操作的化学因素(例如，反应气体)。在一些实施例中，位于侧壁上的隔离层310的厚度是位于衬底400的表面上的隔离层232的厚度的约25％至35％。结果，包括使用诸如氢氟酸(hf)或稀释的氢氟酸(dhf)的蚀刻剂的清洗工艺(例如，湿清洗工艺)在去除设置在侧壁上的隔离层310的整个或仅部分同时在衬底400的表面上留下隔离层232的部分方面可以是有效的。

在图1的s106中，如图3e所述，横向地去除垂直部分310。例如，可以通过使用湿蚀刻工艺横向地去除氧化物层的垂直部分310，该湿蚀刻工艺还可将水平部分232的厚度减小至期望的水平(例如，介于5nm至10nm)。

在图1的s107中，如图2f和图3f中所示，形成横向外延层240。可以通过选择性外延生长工艺形成横向外延层240。横向外延层240又称为源极和/或漏极外延层或源极和/或漏极应力源。源极和/或漏极外延层可以是诸如磷化硅或sige的基于硅的化合物。在一些示例性实施例中，源极和/或漏极外延层是锗化合物，诸如锗锡化合物(gesn)。源极和/或漏极外延层240的厚度t2在大约10nm至12nm的范围内。在特定的实施例中，使用其它厚度。

返回图2g，继续caat-finfet器件的形成,在隔离氧化物层214和自对准氧化物层232上方形成层间介电(ild)层250。用于ild层250的示例性材料包括二氧化硅(sio2)、氮氧化硅(sion)或碳氧化硅(sioc)。然后，将图2g的结构转移至诸如cmp的平坦化操作和栅极接触件形成。

如图2h所示，图案化ild层250以向下去除层间介电层250的部分至自对准氧化物层214以形成用于caat-finfet器件260的源极和漏极接触件262和264的孔。用源极和漏极接触件材料填充孔，源极和漏极接触件材料诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi、具有合适的功函数的其他的导电材料或它们的组合的金属。在本发明的上下文中，caa是指替代菱形的源极和/或漏极应力源结构的源极和/漏极接触件金属而不是包裹环绕菱形的源极和/或漏极应力源结构的源极和/漏极接触件金属。上述的工艺概念可以被集成至现有的finfet制造工艺中且可以在许多技术节点中实现，诸如，10nm、7nm、和5nm技术节点。

图4a和图4b是根据本发明的一个或多个实施例的caat-finfet器件的示意性3d结构400和截面图410。图4a的3d结构400类似于图2h的结构，图4a的3d结构400的跨线x的截面示出在图4b中。如截面图410所示，caat-finfet器件包括衬底400、块状应力源层204、自对准氧化物层232、sd外延层240、第一半导体层202、栅极结构220、ild层250以及源极和/或漏极接触件金属262和264。如上所述，第一半导体层可以是注入有杂质的衬底的部分。栅极结构220包括栅极介电层224和栅电极222。

sd外延层240可以具有对应于一个以上的截面图410(例如，在z-x平面内)的高宽比(z/x)。在一些实施例中，sd外延层240的高宽比小于一。在一个或多个实施例中，自对准氧化物层232部分地或完全地在sd外延层240下方、在y方向上延伸。在一些实施例中，sd外延层240在第一半导体层202的高度之上或下方、在z方向上延伸。在一个或多个实施例中，sd外延层240的在y方向上的厚度小于或大于ild层250的在y方向上的厚度。

在源极和/或漏极接触件金属262和264下方的自对准氧化物层232替代示例性菱形外延s/d。该替代改善了源极和/或漏极电阻且减轻了短沟道问题且降低了源极和/或漏极结泄露，例如，至1x10^-10a。对于示例性菱形外延s/d，源极和/或漏极尺寸取决于外延菱形的形状(也减小鳍间距缩放)。此外，从工程的观点看，源极和/或漏极电阻随着器件面积被减小而增加。该学科技术提供了减小的鳍间距，例如，对于15nm技术节点低于40nm，导致较高的集成密度。学科技术改善了源极和/或漏极电阻以通过从源极和/或漏极接触件金属减小泄露电流实现较高的器件性能。

图5a至图5d是根据本发明的实施例示出的caat-finfet器件的横向外延层以及源极和/或漏极接触件的形成的3d图。图5a示出了caat-finfet结构500a，包括在第一半导体层510上方的氧化物层520和开口530(横向蚀刻以用于源极和/或漏极外延形成)。图5b示出了caat-finfet结构500b，其中，源极和/或漏极外延形成件532形成在图5a的开口530中。在下一步骤中，如图5c中的caat-finfet500c中所示，形成源极和/或漏极接触件金属中的一个，262。在下一步骤中，如图5d中的caat-finfet500d中所示，形成源极和/或漏极接触件金属中的另一个，264。图5c和图5c中的源极和/或漏极接触件金属类似于和菱形外延s/d一起使用的s/d的源极和/或漏极接触件金属。

图6是根据本发明的实施例示出的各种结构元件的caat-finfet600的三维图。结构元件类似于图4b的截面图410中示出的结构元件。caafinfet器件600包括第一半导体层202、在第一半导体层202与源极和/或漏极接触件金属262和264之间形成的自对准氧化物层232、在半导体层202的沟道部分与源极和/或漏极接触件金属262和264之间横向形成的源极和/或漏极外延层240、ild层250以及在沟道上方形成的栅极结构220。

如图2e所示，如以上更详细地描述，在隔离绝缘层214的形成之后，首先在暴露的鳍210的部分上创建栅极结构220。接下来，如图3a和图3b所示，通过诸如湿蚀刻的蚀刻工艺或诸如氧气(o2)等离子体的等离子体蚀刻去除在栅极结构220下方的水平(例如，在xy平面中)部分230和垂直(例如，在x方向上)部分228。在一个或多个实施例中，例如，o2等离子体蚀刻是使用带电的o^2-或o^1-以控制电离的o2等离子体的方向的o2等离子体离子蚀刻。在图3a和图3b的水平部分230和垂直部分228的去除之后，例如，使用诸如hdpcvd工艺的cvd沉积工艺以沉积氧化硅来形成自对准氧化物层232。如图3c所示，自对准氧化物形成工艺导致氧化硅(图3c的310)在沟道的侧壁上的沉积。氧化硅310的去除创建位于栅极结构220下方和氧化物层232上方的位置以用于形成外延层240。可以通过选择性外延生长工艺形成横向外延层240。又称为源极和/或漏极外延层或源极和/或漏极应力源的横向外延层240可以是诸如磷化硅或sige的基于硅的化合物。在一些示例性实施例中，源极和/或漏极外延层是锗化合物，诸如锗锡化合物(gesn)。源极和/或漏极外延层的厚度在大约10nm至12nm的范围内。在ild层250中向下蚀刻孔至自对准氧化物232的顶面之后，形成源极和/或漏极接触件金属262和264。

图7a至图7d是根据本发明的实施例示出的caat-finfet的各个参数与有效沟道长度的图表。在图7a和图7c中示出的图表包括用于示例性finfet、t-finfet以及caat-finfet的图(plots)，该图示出了finfet阈值电压(vth)关于沟道的有效长度的变化，例如，漏极电压的值(vd)，vd＝0.05v和vd＝0.8v。在图7b中示出的图包括用于示例性finfet、t-finfet、和caat-finfet的图，该图示出了finfetvth衰减关于沟道的有效长度的变化，例如，漏极电压的值，vd＝0.8v。图7d中示出的图包括用于示例性finfet、t-finfet和caat-finfet的图，该图示出了finfetdibl(漏致势垒降低)关于沟道的有效长度的变化。分析结果指出caat-finfet实现了finfet在vth衰减方面的改进，caat-finfet包括自对准氧化物但缺乏源极和/或漏极外延。此外，在caat-finfet中，菱形源极和/或漏极应力源由有益于鳍间距缩放的完全接触件金属代替。

图8a和图8b是根据本发明的实施例示出的caat-finfet器件的3d模拟的结构的图表。图8a的图表示出了用于示例性finfet和caat-finfet的串联电阻(rt)与有效沟道的长度。该结果示出了全环接触件结构具有比具有菱形源极和/或漏极应力源810的示例性实例更小的总电阻(例如，～20％)和更小的源极和/或漏极电阻(例如，～85％)。金属源极和/或漏极区264可以扩大电流流动和减小sd电阻(rsd)，因为在caat-finfet中，金属(例如，264)代替菱形结构(例如，810)的更高掺杂的硅。在源极和/或漏极接触件金属下方的掩埋氧化物(图6的自对准氧化物232)能够避免源极和漏极下方的结泄露至衬底内。

应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。

根据本发明的一方面，一种用于制造半导体器件的方法包括形成包括第一半导体层、在第一半导体层上方设置的中间半导体层以及在中间半导体层上方设置的第二半导体层的鳍结构。形成隔离绝缘层从而使得鳍结构的第二半导体层从隔离绝缘层突出以形成暴露的鳍部分，而中间半导体层和第一半导体层嵌入在隔离半导体层中。在暴露的鳍部分的第一部分上方形成栅极结构。去除暴露的鳍部分的第二部分。第二部分包括暴露的鳍部分的未被栅极结构覆盖的部分和嵌入部分，嵌入部分包括中间半导体层的部分和第一半导体层。嵌入部分包括嵌入在隔离绝缘层中在第一方向上延伸的第一嵌入部分和在栅极结构下方在第二方向上延伸的第二嵌入部分。第二方向基本上垂直于第一方向。在暴露的鳍部分的第二部分的去除之后，在暴露的第一和第二表面上方形成氧化物层。第一和第二表面在第一和第二方向上延伸。氧化物层在第二方向上延伸的部分被横向地去除，且在氧化物层的横向去除的部分中形成外延层。

根据本发明的另一方面，一种用于制造半导体器件的方法包括通过图案化包括第一半导体层的多层结构形成鳍结构，其中，鳍结构包括第一半导体层块状应力源层以及第二半导体层，第一半导体层包括衬底。形成隔离氧化物层以覆盖鳍结构。图案化隔离氧化物以暴露出鳍结构的第二半导体层。在暴露的第二半导体层的中间部分上方形成栅极结构。去除暴露的第二半导体层的未被栅极结构覆盖的剩余部分。去除在暴露的第二半导体层的去除的剩余部分下方的块状应力源的部分和栅极结构下方的横向部分。在栅极结构下方的块状应力源层的部分和横向部分的去除之后，形成覆盖暴露的第一和第二表面的自对准氧化物。第一和第二表面在第一和第二方向上延伸，且第二方向基本上垂直于第一方向。在栅极结构下方的横向部分的去除之后，横向地去除覆盖暴露的垂直表面的自对准氧化物层，并且形成源极-漏极应力源层以替代横向去除的自对准氧化物层。

根据本方面的又另一方面，一种半导体器件包括包含在第一方向上延伸且从衬底层突出的鳍结构的finfet器件。鳍结构包括在衬底层上形成的块状应力源层、在块状应力源层上方设置的沟道层。形成在衬底层上且远离沟道层延伸的氧化物层。在氧化物层上方、沟道层的侧壁上设置sd应力源结构，并且形成包括栅电极层和栅极介电层的栅极堆叠件。栅极堆叠件覆盖沟道层的部分和且在垂直于第一方向的第二方向上延伸。

根据本发明的一个实施例，提供了一种用于制造半导体器件的方法，包括：形成鳍结构，所述鳍结构包括第一半导体层、中间半导体层和第二半导体层；形成隔离绝缘层，从而使得所述鳍结构的所述第二半导体层从所述隔离绝缘层突出以形成暴露的鳍部分；在所述暴露的鳍部分的第一部分上方形成栅极结构；去除所述暴露的鳍部分的第二部分，所述第二部分包括所述暴露的鳍部分的未被所述栅极结构覆盖的部分以及嵌入部分，所述嵌入部分包括所述中间半导体层的部分和所述第一半导体层，其中，所述嵌入部分包括嵌入在所述隔离绝缘层中在第一方向上延伸的第一嵌入部分和位于所述栅极结构下方在第二方向上延伸的第二嵌入部分，其中，所述第二方向垂直于所述第一方向；在去除所述暴露的鳍部分的所述第一部分之后暴露的第一表面和第二表面上方形成氧化物层，所述第一表面和所述第二表面在所述第一方向和所述第二方向上延伸；横向去除所述氧化物层的在所述第二方向上延伸的部分；以及在所述氧化物层的所述横向去除的部分中形成外延层。

在上述方法中，还包括在所述隔离绝缘层和所述氧化物层上方形成层间介电层。

在上述方法中，还包括向下去除所述层间介电层的部分至所述氧化物层以形成用于源极和漏极接触件的孔，并且用金属填充所述孔以形成所述源极和漏极接触件。

在上述方法中，所述第一半导体层和所述第二半导体层包括硅或硅的化合物。

在上述方法中，所述氧化物层包括氧化硅。

在上述方法中，所述外延层包括使用基于硅的化合物或基于锗的化合物中的一种形成的源极和漏极应力源，其中，所述基于硅的化合物包括磷化硅和sige，以及所述基于锗的化合物包括锗锡(gesn)化合物。

在上述方法中，在所述暴露的鳍部分的所述第一部分上方形成所述栅极结构包括在所述暴露的鳍部分上方形成所述栅极结构以及去除所述栅极结构的部分。

在上述方法中，所述中间半导体层包括块状应力源，以及其中，所述块状应力源包括硅锗(si-ge)化合物且在所述第一半导体层上外延地形成。

根据本发明的另一实施例，还提供了一种用于制造半导体器件的方法，包括：形成包括第一半导体层的鳍结构，所述鳍结构包括第一半导体层、块状应力源层和第二半导体层，所述第一半导体层包括衬底；形成隔离氧化物层以覆盖所述鳍结构的部分，而暴露出所述鳍结构的所述第二半导体层；在暴露的所述第二半导体层的中间部分上方形成栅极结构；去除暴露的所述第二半导体层的未被所述栅极结构覆盖的剩余部分；去除所述块状应力源的位于暴露的所述第二半导体层的去除的所述剩余部分下方的部分以及去除位于所述栅极结构下方的横向部分；形成自对准氧化物层以覆盖在去除所述块状应力源层的所述部分和去除位于所述栅极结构下方的所述横向部分之后暴露的第一表面和第二表面，所述第一表面和所述第二表面在第一方向上和第二方向上延伸，其中，所述第二方向垂直于所述第一方向；横向去除覆盖在去除位于所述栅极结构下方的所述横向部分之后暴露的垂直表面的所述自对准氧化物层；以及形成源极-漏极应力源层以替代横向去除的所述自对准氧化物层。

在上述方法中，还包括在所述隔离氧化物层和所述自对准氧化物层上方形成层间介电层。

在上述方法中，还包括图案化所述层间介电层以向下去除所述层间介电层的部分至所述自对准氧化物层以形成用于源极和漏极接触件的孔，并且用填入金属填充所述孔以形成所述源极和漏极接触件。

在上述方法中，所述第一半导体层和所述第二半导体层包括硅或硅化合物。

在上述方法中，所述自对准氧化物层包括氧化硅。

在上述方法中，所述源极-漏极应力源层是使用基于硅的化合物或基于锗的化合物中的一种形成的外延层，其中，所述基于硅的化合物包括磷化硅和sige，以及所述基于锗的化合物包括锗锡(gesn)化合物。

在上述方法中，所述块状应力源层包括硅锗(si-ge)化合物并且在所述第一半导体层上外延地形成。

根据本发明的又一实施例，还提供了一种半导体器件，包括：finfet器件，所述finfet器件包括：鳍结构，在第一方向上延伸并且从衬底层突出，所述鳍结构包括在所述衬底层上形成的块状应力源层、在所述块状应力源层上方设置的沟道层；氧化物层，形成在所述衬底层上且远离所述沟道层延伸；源极-漏极(sd)应力源结构，设置在所述氧化物层上方、所述沟道层的侧壁上；以及栅极堆叠件，包括栅电极层和栅极介电层，覆盖所述沟道层的部分以及在垂直于所述第一方向的第二方向上延伸。

在上述半导体器件中，所述块状应力源层包括外延形成的硅锗(si-ge)化合物。

在上述半导体器件中，所述氧化物层包括自对准氧化物层，所述自对准氧化物层包括氧化硅。

在上述半导体器件中，所述源极-漏极应力源结构包括横向结构并且包括外延设置的材料，所述外延设置的材料包括基于硅的化合物或基于锗的化合物中的一种，其中，所述基于硅的化合物包括磷化硅和sige，以及所述基于锗的化合物包括锗锡(gesn)化合物。

在上述半导体器件中，还包括源极和漏极金属，所述源极和漏极金属与所述源极-漏极应力源结构接触并且通过横向的层间介电结构与所述栅极堆叠件隔离。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。