半导体器件及其制造方法与流程

本发明涉及半导体集成电路，更具体地，涉及具有鳍式场效应晶体管(fet)结构的半导体器件及其制造工艺。

背景技术：

可以分别通过施加拉伸和压缩应变来增强ge基fet的电子迁移率和空穴迁移率。gesn和sige已经被提议用作ge基的p型fet(pfet)和n型fet(nfet)的源极/漏极应力源，然而，需要重掺杂的源极/漏极应力源。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体器件，包括：鳍，在半导体衬底上方沿着第一方向延伸；栅极结构，位于所述鳍上方，在第二方向上延伸；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及绝缘栅极侧壁，位于沿着所述第二方向延伸的所述栅电极的相对横向表面上；源极/漏极区，位于与所述栅电极结构相邻的区域中的所述鳍中；以及应力源层，位于所述源极/漏极区和所述半导体衬底之间，其中，所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn，并且所述鳍的位于所述栅极结构下方的部分是沟道区。

根据本发明的另一些实施例，还提供了一种互补金属氧化物半导体(cmos)器件，包括：p型场效应晶体管(pfet)和n型场效应晶体管(nfet)，形成在半导体衬底上，所述p型场效应晶体管和所述n型场效应晶体管各自包括：鳍，位于衬底上方，沿着第一方向延伸；栅极结构，位于所述鳍上方，在第二方向上延伸；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及绝缘栅极侧壁，位于沿着所述第二方向延伸的所述栅电极的相对横向表面上，其中，所述鳍的位于所述栅极结构下方的部分是沟道区；源极/漏极区，位于与所述栅电极结构相邻的区域中的所述鳍中；应力源层，位于所述沟道区和所述半导体衬底之间，其中，所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn；以及应变弛豫缓冲层，位于所述应力源层和所述半导体衬底之间，其中，所述p型场效应晶体管和所述n型场效应晶体管利用位于它们之间的绝缘层彼此间隔开。

根据本发明的又一些实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上方形成在第一方向上延伸的一个或多个鳍；其中，所述一个或多个鳍包括沿着所述第一方向的至少一个第一区域和沿着所述第一方向位于每个所述第一区域的任一侧上的第二区域，并且所述第一区域是沟道区；在所述鳍的所述第一区域上方形成沿着第二方向延伸的栅极结构；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及一对绝缘栅极侧壁，形成在沿着所述第二方向延伸的所述栅电极的相对横向表面上；在所述半导体衬底上形成应力源层；以及在所述鳍的所述第二区域中形成源极/漏极区，其中，所述应力源层位于所述源极/漏极区和所述半导体衬底之间或位于所述沟道区和所述半导体衬底之间，以及所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1a至图1c描绘了根据本发明的实施例的半导体器件。

图2至图12b描绘了根据本发明的实施例的用于制造半导体器件的方法。

图13至图19b描绘了根据本发明的实施例的用于制造半导体器件的方法。

图20至图31描绘了根据本发明的实施例的用于制造半导体器件的方法。

图32描绘了根据本发明的实施例的半导体器件。

图33描绘了根据本发明的实施例的半导体器件。

图34描绘了根据本发明的实施例的半导体器件。

图35描绘了根据本发明的实施例的半导体器件。

图36描绘了根据本发明的实施例的半导体器件。

图37描绘了根据本发明的实施例的半导体器件。

图38a至图38c描绘了根据本发明的实施例的半导体器件。

图39至图46b描绘了根据本发明的实施例的用于制造半导体器件的方法。

图47至图55描绘了根据本发明的实施例的用于制造半导体器件的方法。

图56a描绘了具有应力源层的半导体器件；图56b描绘了没有应力源层的半导体器件；以及图56c对比了在具有应力源层和没有应力源层的半导体器件的沟道中的应变。

图57a至图57d描绘了根据本发明的实施例的半导体器件。

图58a至图70b描绘了根据本发明的实施例的用于制造半导体器件的方法。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。

期望通过施加拉伸应变和压缩应变来分别增强ge基fet的电子迁移率和空穴迁移率。在本发明的一些实施例中，通过使用位于源极/漏极区和半导体衬底之间的应力源层，可以将应变引入到p型fet中。在本发明的一些实施例中，通过使用位于沟道区和半导体衬底之间的应力源层，可以将应变引入到n型fet中。

图1a至图1c描绘了根据本发明的实施例的p型finfet半导体器件。图1a是半导体器件的等轴视图，图1b是对应于图1a的线a-a’的截面图，以及图1c是对应于图1a的线b-b’的截面图。

对于图1a，在半导体衬底(未示出)上形成在第一方向(b-b’方向)上延伸的鳍108，并且在第二方向(a-a’)上延伸的栅电极104位于鳍108上方。在一些实施例中，第二方向大致垂直于第一方向。半导体器件包括形成在半导体衬底(未示出)上的应变弛豫缓冲层100。在应变弛豫缓冲层100上方形成鳍108的沟道区103。在栅电极104和沟道区103之间形成栅极介电层106。在沟道区103的两侧上的鳍108上沿着b-b’方向形成源极/漏极区102。沿着b-b’方向在沟道区103的两侧上，在源极/漏极区102与应变弛豫缓冲层100之间形成应力源层101。在鳍108的两侧上沿着a-a’方向形成浅沟槽隔离区105。在本发明的一些实施例中，在半导体衬底上形成通过浅沟槽隔离区105分离的多个鳍108。

在特定实施例中，应力源层101包括gesn或sigesn。在一些实施例中，应力源层101包括含有小于10¹⁹原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层101包括含有小于10¹⁸原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层101包括未掺杂的gesn或未掺杂的sigesn。在特定实施例中，掺杂的gesn和sigesn中的掺杂剂选自由镓(ga)、硼(b)、铝(al)和铟(in)构成的组。

在一些实施例中，应力源层101在y方向上的长度在从约5nm至约30nm的范围内，以及应力源层101在z方向(高度方向)上的厚度在从约20nm至约40nm的范围内。在其他实施例中，应力源层101在y方向上的长度在从约8nm至约10nm的范围内。

在一些实施例中，源极/漏极区102包括重p⁺掺杂的ge或sige。在一些实施例中，源极/漏极区102包含浓度大于10²⁰原子cm^-3的掺杂剂。在特定实施例中，掺杂剂包括镓(ga)和硼(b)。在特定实施例中，源极/漏极区是p⁺区，并且源极/漏极区包括si1-xgex，其中0≤x≤1。在一些实施例中，源极/漏极区102在y方向上的长度在从约5nm至约30nm的范围内，以及源极/漏极区102在z方向(高度方向)上的厚度在从约10nm至约80nm的范围内。在一些实施例中，沟道区103在z方向上的厚度在从约10nm至约70nm的范围内。在特定实施例中，应力源层101和源极/漏极区102在z方向上具有大约相同的厚度，应力源层101在z方向上比源极/漏极区102更薄，或应力源层101在z方向上比源极/漏极区更厚(参见图32-图37)。在特定实施例中，源极/漏极区102沿着图1a的a-a’方向比沟道区103更宽。

在特定实施例中，鳍的沟道区103包括用于pfet的轻掺杂的、n⁺掺杂的(反型模式fet)、或p⁺掺杂的(无结模式fet)ge、sige、gesn或sigesn。

图2-图12b示出根据本发明的实施例的用于制造finfet器件的示例性顺序工艺。应当理解，对于本方法的特定实施例，可以在图2-图12b所示的工艺之前、期间和之后提供额外的操作，并且可以替代或消除下文中所描述的一些操作。可互换操作/工艺的顺序。

如图2所示，在半导体衬底110上方形成应变弛豫缓冲层100。

半导体衬底110包括至少在其表面部分上的单晶半导体层。衬底110可以包括诸如，但是不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp的单晶半导体材料。在一些实施例中，该衬底110是绝缘体上硅衬底。在特定实施例中，衬底110由si制成。

应变弛豫缓冲层100用于使晶格常数从衬底的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层100可以由诸如，但不限于si、ge、gesn、sige、sigesn、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp的外延生长的单晶半导体材料形成。在特定实施例中，在硅衬底110上外延生长硅锗(sige)缓冲层。

在一些实施例中，应变弛豫缓冲层100包括si1-x-ygexsny，其中0≤x≤1，0≤y≤0.3，且x+y≤1。在特定实施例中，sige缓冲层的锗浓度从缓冲层的底部处的30原子％增加到缓冲层的顶部处的70原子％。

诸如浅沟槽隔离层的绝缘层105形成为围绕应变弛豫缓冲层100。用于绝缘层105的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、氟掺杂的硅酸盐玻璃(fsg)或低k介电材料，并且通过lpcvd(低压化学汽相沉积)、等离子体cvd、可流动cvd或其他合适的操作形成。可以在形成绝缘层105之后实施退火操作。

在缓冲层100上方形成沟道区103。在一些实施例中，通过蚀刻缓冲层100的部分以形成开放间隔，并且然后将沟道区材料沉积到绝缘层105之间的间隔中来形成沟道区103。沟道区可以是通过cvd(包括lpcvd和pecvd、pvd和ald或其他合适的工艺)形成的轻掺杂的、n⁺掺杂的(反型模式fet)或p⁺掺杂的(无结模式fet)ge、sige、gesn或sigesn。在一些实施例中，沟道沿着y方向的长度在约5nm和约30nm之间的范围内。

如对应于图2的线d-d’的图3a，和对应于图2的线c-c’的图3b所示，在沟道区103和绝缘层105上方随后形成伪栅极介电层106和伪栅电极104。可以通过沉积诸如多晶硅的合适的栅电极材料，并且使用光刻和蚀刻操作图案化沉积的栅电极材料来形成伪栅电极104，以提供图3a和图3b所示的结构。

如图4所示，随后蚀刻沟道区103，并且将应力源层材料沉积在缓冲层100上以形成应力源层101。应力源层材料包括gesn或sigesn，其可以未掺杂或掺杂有掺杂剂浓度小于10¹⁹原子cm^-3的ga、b、al或in。可以通过cvd(包括lpcvd和pecvd)、pvd和ald或其他合适的工艺在缓冲层100上沉积应力源层101。如图5所示，在应力源层沉积操作期间，还在沟道区103的侧壁上沉积应力源层材料以形成l形应力源层101。在一些实施例中，应力源层101的l形部分沿着沟道区的侧壁在y方向上的厚度在约0nm和约5nm之间的范围内。

在特定实施例中，应力源层101包括si1-x-ygexsny，以及沟道区103包括si1-p-qgepsnq，其中，x和p在从0至1的范围内，q在从0至0.3的范围内，0≤y≤0.3，x+y≤1，且q+p≤1。应力源层101和沟道区103由不同的组分形成。在特定实施例中，应力源层101的组分沿z方向的晶格常数大于沟道区103的晶格常数。

随后在应力源层101上沉积掩模材料以形成第一掩模112。可以由光刻胶、和绝缘材料、或金属形成第一掩模112。如图6所示，通过光刻和蚀刻操作图案化第一掩模以形成开口114，以暴露应力源层101的形成在沟道区103的侧壁上的部分。如图7所示，通过合适的蚀刻操作随后去除应力源层101的形成在沟道区的侧壁上的部分，以平坦化应力源层101，并且去除第一掩模112。

如图8所示，在应力源层101上随后形成源极/漏极区102。在本发明中，互换地使用源极和漏极并且源极和漏极的结构大致相同。在特定实施例中，源极/漏极区102包括ge或sige的重掺杂区，该重掺杂区含有浓度大于10²⁰原子cm^-3的掺杂剂。在一些实施例中，通过外延形成源极/漏极区102。

如图9所示，随后在源极/漏极区102上方形成第二掩模116。化学机械抛光(cmp)可用于平坦化第二掩模116并暴露伪栅电极104的表面。如对应于图2的线c-c’的图10a，和对应于图2的线d-d’的图10b所示，随后通过蚀刻操作去除伪栅电极104和伪栅极介电层106以形成栅极间隔118，并且在栅极间隔的侧壁上形成内间隔件层120。在特定实施例中，由诸如氧化硅的氧化物或诸如氮化物的氮化硅形成内间隔件层120。在一些实施例中，通过cvd或ald共形地沉积而形成内间隔件层120。通过各向异性蚀刻去除在沟道区103上横向延伸的内间隔件层120，留下沿着栅极间隔118的侧壁保留的内间隔件层120。在一些实施例中，内间隔件层120沿着栅极间隔118的侧壁的厚度在约1nm和约15nm之间的范围内。

如分别对应于图2的线c-c’和d-d’的图11a和图11b所示，通过选择性蚀刻来对绝缘层105进行凹槽蚀刻，以暴露沟道区103的部分。在一些实施例中，凹进的蚀刻绝缘层105和沟道区之间的重叠在从0nm至约40nm的范围内。对于图12a和12b，在暴露的沟道区103和绝缘层105上方形成栅电极结构122。栅电极结构122包括栅电极146和位于栅电极146和沟道区103之间的栅极介电层148。内间隔件层120在栅电极结构122的相对横向表面上形成绝缘栅极侧壁。在形成栅电极结构122之后，通过蚀刻操作去除第二掩模116。

在一些实施例中，栅电极结构122包括高k栅极介电层148和金属栅电极146(hk/mg)。根据本发明的实施例，高k栅极介电层148包括以下材料的一层或多层：hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的高k介电材料或它们的组合。金属栅电极146包括以下材料的一层或多层：co、ti、tin、钛-铝合金、al、aln、ta、tan、tac、tacn和tasi。

在本发明的另一实施例中，如图13-图19b所示，形成具有l形应力源层101的finfet。如图13所示，在鳍108上方形成伪栅极介电层106和伪栅电极104，鳍108包括形成在半导体衬底110上的沟道区103和应变弛豫缓冲层100。使用参考图3a和图3b所公开的相同的操作形成该结构。如图14所示，以与参考图4和图5所描述的相同的方式，蚀刻沟道区，并且在缓冲层100上方且沿着沟道区103的侧壁形成应力源层101，从而形成l形应力源层101。

如图15所示，以与参考图8所公开的相同的方式，在应力源层101上随后形成源极/漏极区102。

如图16所示，随后在源极/漏极区102上方形成掩模116。可以由光刻胶，和绝缘材料或金属形成掩模116。化学机械抛光(cmp)可用于平坦化掩模116并且暴露伪栅电极104的表面。如分别对应于图2的线c-c’的图17a，和对应于图2的线d-d’的图17b所示，通过蚀刻操作随后去除伪栅电极104和伪栅极介电层106以形成栅极间隔118，并且在栅极间隔的侧壁上形成内间隔件层。

如分别对应于图2的线c-c’和d-d’的图18a和图18b所示，对绝缘层105进行凹槽蚀刻以暴露沟道区103的部分。对于图19a和19b，在暴露的沟道区103和绝缘层105上方形成hk/mg栅电极结构122。

在本发明的另一实施例中，如图20-图31所示，形成finfet。如图20所示，在鳍108上方形成伪栅极介电层106和伪栅电极104，鳍108包括形成在半导体衬底110上的沟道区103和应变弛豫缓冲层100。使用与参考图3a、图3b和图13所公开的相同的操作形成该结构。

如图21a和图21b所示，在沟道区层103上方形成第一掩模140。化学机械抛光(cmp)可用于平坦化第一掩模140并且暴露伪栅电极104的表面。图21a对应于图2的线c-c’，以及图21b对应于图2的线d-d’。

如对应于图2的线c-c’的图22a，和对应于图2的线d-d’的图22b所示，随后通过蚀刻操作去除伪栅电极104和伪栅极介电层106以形成栅极间隔118，并且在栅极间隔的侧壁上形成内间隔件层120。

如分别对应于图2的线c-c’和d-d’的图23a和图23b所示，对绝缘层105进行凹槽蚀刻以暴露沟道区103的部分。对于图24a和24b，在暴露的沟道区103和绝缘层105上方形成hk/mg栅电极结构122。

如分别对应于线c-c’和d-d’的图25a和图25b所示，随后在栅电极结构122上方形成钝化层124。在特定实施例中，钝化层124是具有至少5nm的厚度直至内间隔件层120的高度的金属氧化物层。可以通过cvd，pvd和ald或其他合适的工艺形成金属氧化物层。如图26所示，随后使用蚀刻操作去除第一掩模140。

如图27所示，以与参考图4和图5的相同的方式，随后使用钝化层124和内间隔件层120作为掩模蚀刻沟道区103，并且在缓冲层100上沉积应力源层材料以形成应力源层101，从而形成l形应力源层101。

随后在应力源层101上沉积掩模材料以形成第二掩模142。如图28所示，通过光刻和蚀刻操作图案化第二掩模以形成开口114，以暴露应力源层101的形成在沟道区103的侧壁上的部分。如图29所示，随后通过合适的蚀刻操作去除应力源层101的形成在沟道区103的侧壁上的部分，以平坦化应力源层101。

如图30所示，以与参考图6-图8所公开的相同的方式，去除第二掩模142，并且随后在应力源层101上形成源极/漏极区102。

在另一实施例中，如图31所示，finfet形成为具有l形应力源层101。在这个实施例中，通过参考图20-图27所公开的操作形成finfet，接着以与参考图8和图15所公开的相同的方式形成源极/漏极区102。

在图32至图37中示出本发明的各个实施例。图32至图37是finfet的侧视图。尽管在这些侧视图中，栅电极104看起来与源极/漏极区102直接相邻，但是栅电极104和源极/漏极区102彼此不接触。在这些图中，栅电极104位于沟道区103上方。

图32示出了finfet，其中应力源层101位于应变弛豫缓冲层100之上，并且源极/漏极区102位于应力源层101之上。

在图33的实施例中，应力源层101嵌入在应变弛豫缓冲层100中，以及源极/漏极区102的下表面与应变弛豫缓冲层100的上表面大致共面。

图34的实施例是图32和图33的实施例的组合，其中应力源层101部分地嵌入在应变弛豫缓冲层100中，并且应力源层101的部分在应变弛豫缓冲层100的上表面之上延伸。源极/漏极区102位于应力源层101之上。

图35-图37的实施例分别对应于图32-图34的实施例，不同之处在于应力源层100是l形的。在图35中，应力源层101位于应变弛豫缓冲层100之上。在图36中，应力源层101的全宽部分嵌入在应变弛豫缓冲层100中，并且应力源层101的l形部分沿着位于栅电极104下方的沟道区103的侧壁延伸。在图37中，应力源层101的全宽部分部分地嵌入在应变弛豫缓冲层100中并且在弛豫缓冲层100的上表面之上延伸，并且l形部分沿着被栅电极104覆盖的沟道区103的侧壁的部分延伸。

在图38a-图38c中描述本发明的另一实施例，示出了包括鳍150的n型finfet，其中应力源层101位于应变弛豫缓冲层100和鳍沟道区103之间，以增加沟道区中的拉伸应变，从而增强电子迁移率。图38a是n-finfet的等轴视图，图38b是对应图38a的线e-e’的截面图，以及图38c是对应于图38a的线f-f’的截面图。

图39-图46b示出根据本发明的实施例的用于制造finfet器件的示例性顺序工艺。应当理解，对于本方法的特定实施例，可以在图39-图46b所示的工艺之前、期间和之后提供额外的操作，并且可以替代或消除下文中描述的一些操作。可互换操作/工艺的顺序。

如图39所示，在半导体衬底110上方形成应变弛豫缓冲层100。半导体衬底110包括至少在其表面部分上的单晶半导体层。半导体衬底110可以是参考图2所公开的任何材料。应变弛豫缓冲层100用于使晶格常数从衬底的晶格常数逐渐改变为沟道区的晶格常数。可以由诸如参考图2所公开的那些的外延生长的单晶半导体材料形成缓冲层100。在应变弛豫缓冲层上方形成应力源层101，并且在应力源层101上方形成沟道区103。诸如浅沟槽隔离层的绝缘层105形成为围绕应变弛豫缓冲层100和应力源层101。

在一些实施例中，通过蚀刻缓冲层100的部分以形成开放间隔，并且然后将应力源层材料和沟道区材料沉积到绝缘层105之间的间隔中来形成应力源层101和沟道区103。在特定实施例中，应力源层101包括gesn或sigesn。在一些实施例中，应力源层101包括含有小于10¹⁹原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层101包括含有小于10¹⁸原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层101包括未掺杂的gesn或未掺杂的sigesn。鳍的沟道区103包括用于nfet的轻掺杂的、p⁺掺杂的(反型模式fet)、或n⁺掺杂的(无结模式fet)ge、sige、gesn或sigesn。应力源层材料包括未掺杂的、掺杂有n⁺掺杂剂或p⁺掺杂剂的gesn或sigesn。n型掺杂剂包括p、as或sb，以及p型掺杂剂包括b、al、ga或in。可以通过包括lpcvd和pecvd的cvd、pvd和ald或其他合适的工艺形成沟道区103和应力源层101。

如对应于图39的线h-h’的图40a，和对应于图39的线g-g’的图40b所示，随后在沟道区103和绝缘层105上方形成伪栅极介电层106和伪栅电极104。可以通过沉积诸如多晶硅的合适的栅电极材料，并且使用光刻和蚀刻操作图案化沉积的栅电极材料来形成伪栅电极104，以提供图40a和图40b所示的结构。

如图41所示，随后蚀刻沟道区103和应力源层101，以暴露应变弛豫缓冲层100。如图42所示，随后在应力源层100上形成源极/漏极区102。在特定实施例中，源极/漏极区102包括ge或sige的重掺杂区，该重掺杂区含有浓度大于10²⁰原子cm^-3的掺杂剂。在特定实施例中，源极/漏极区是n⁺区，并且源极/漏极区包括si1-xgex，其中0≤x≤1。掺杂剂可以是p、as或sb。在一些实施例中，通过外延形成源极/漏极区102。

如图43所示，随后在源极/漏极区102上沉积掩模材料以形成掩模116。化学机械抛光(cmp)可用于平坦化掩模116并且暴露伪栅电极104的表面。如分别对应于图39的线g-g’的图44a，和对应于图39的线h-h’的图44b所示，随后通过蚀刻操作去除伪栅极介电层106和伪栅电极104以形成栅极间隔118，并且在栅极间隔的侧壁上形成内间隔件层120。分别由诸如氧化硅的氧化物或诸如氮化硅的氮化物形成内间隔件层。

如分别对应于图39的线g-g’和h-h’的图45a和图45b所示，对绝缘层105进行凹槽蚀刻以暴露沟道区103的部分。对于图46a和图46b，在暴露的沟道区103和绝缘层105上方形成栅电极结构122。栅电极结构122包括栅电极146和位于栅电极和沟道区103之间的栅极介电层148。在形成栅电极结构122之后，通过蚀刻操作去除掩模116。

在一些实施例中，栅极结构122包括高k栅极介电层148和金属栅电极146(hk/mg)。根据本发明的实施例，高k栅极介电层148可以包括以下材料的一层或多层：hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的高k介电材料或它们的组合。金属栅电极146包括以下材料的一层或多层：co、ti、tin、钛-铝合金、al、aln、ta、tan、tac、tacn和tasi。

在本发明的另一实施例中，如图47-图55所示，形成finfet。如图47所示，在鳍150上方形成伪栅极介电层106和伪栅电极104，鳍150包括形成在半导体衬底110上的沟道区103和形成在应变弛豫缓冲层100上方的应力源层101。使用与参考图3a、图3b和图13所公开的相同的操作形成该结构。

如图48所示，在沟道区层103上方形成掩模140。化学机械抛光(cmp)可用于平坦化掩模140并且暴露伪栅电极104的表面。如图49a和图49b所示，随后通过蚀刻操作去除伪栅极电极104以形成栅极间隔118，并且在栅极间隔的侧壁上形成内间隔件层120。图49a对应于图39的线g-g’并且图49b对应于图39的线h-h’。

如分别对应于图39的线h-h’和g-g’的图50a和图50b所示，对绝缘层105进行凹槽蚀刻以暴露沟道区103的部分。对于图51a和图51b，在暴露的沟道区103和绝缘层105上方形成hk/mg栅电极结构122。在一些实施例中，栅电极结构122包括栅电极146和位于栅电极和沟道区103之间的栅极介电层148。

如分别对应于图39的线g-g’和h-h’的图52a和图52b所示，随后在栅电极结构122上方形成钝化层124。在特定实施例中，钝化层124是金属氧化物层。可以通过包括lpcvd和pecvd的cvd、pvd和ald或其他合适的工艺形成金属氧化物层。如图53所示，随后使用蚀刻操作去除掩模140。

如图54所示，随后蚀刻沟道区103和应力源层101，以暴露应变弛豫缓冲层100。如图55所示，随后在应变弛豫缓冲层100上形成源极/漏极区102。在特定实施例中，源极/漏极区102包括ge或sige的重掺杂区，该重掺杂区含有浓度大于10²⁰原子cm^-3的掺杂剂。掺杂剂可以是p、as或sb。在一些实施例中，通过外延形成源极/漏极区102。

本发明实施例的沟道中的应变与图56a-图56c中不具有应力源层的比较实例形成对比。如图56a所示，在包括ge的沟道区和包括ge的应变弛豫缓冲层200之间形成包括ge0.9sn0.1的示例性应力源层201。在图56a和图56b中，通过栅电极结构204覆盖沟道区。n⁺源极/漏极区202位于应变弛豫缓冲层200之上的沟道区旁边。在这个实例中，源极/漏极区的高度h1是40nm，沟道长度l1是20nm。应力源层的高度h2是20nm。图56b的比较finfet与图56a的finfet相同，除了图56b的比较finfet不包括应力源层，而是由栅电极结构204覆盖的沟道区具有与源极/漏极区202相同的40nm的高度h1。尽管在这些侧视图中栅电极结构204看起来与源极/漏极区202直接相邻，但是栅电极结构204和源极/漏极区202彼此不接触。

对于两个不同的源极/漏极区长度l2，5nm和10nm，在图56c中对比了沟道区中的[110]应变。如图56c所示，对于具有10nm长度的源极/漏极，具有gesn应力源层201的finfet在沟道顶部处具有比没有gesn应力源层的finfet大32％的[110]沟道应变。当源极/漏极区长度l2是5nm时，具有gesn应力源层的finfet在沟道顶部处具有比没有gesn应力源层的finfet大15％的[110]沟道应变。如图1a和图38a所示，[110]沟道方向应变分别对应于图1a和38a的线b-b’和f-f’。

图57a-57d描述了根据本发明的实施例的互补金属氧化物半导体(cmos)器件350。图57a是半导体器件的等轴视图，图57b是对应于图57a的线i-i’的截面图，图57c是对应于图57a的线j-j’的截面图，以及图57d是对应于图57a的线k-k’的截面图。

对于图57a，在半导体衬底(未示出)上形成两个晶体管，nfet370和pfet372。nfet370和pfet372通过中间绝缘层360彼此分离。每个晶体管包括在第一方向(j-j’和k-k’方向)上延伸的鳍308和在第二方向(i-i’方向)上延伸的位于鳍308上方的栅电极346。在一些实施例中，第二方向大致垂直于第一方向。每个晶体管包括设置在半导体衬底(未示出)上的应变弛豫缓冲层300。在应变松弛缓冲层300上方设置应力源层301。nfet源极/漏极区352，和pfet源极/漏极区354沿着j-j’方向位于栅电极346的两侧上的每个相应的鳍308上。源极/漏极接触件362与源极/漏极区352、354电接触，并且在源极/漏极区352、354和栅电极346之间设置绝缘栅极侧壁间隔件320。在一些实施例中，在源极/漏极接触件362和源极/漏极区352、354之间设置金属硅化物层。

在特定实施例中，应力源层301包括gesn或sigesn。在一些实施例中，应力源层301包括含有小于10¹⁹原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层301包括含有小于10¹⁸原子cm^-3的掺杂剂的gesn或sigesn。在其他实施例中，应力源层301包括未掺杂的gesn或未掺杂的sigesn。在特定实施例中，掺杂的gesn和sigesn中的掺杂剂选自由镓(ga)、硼(b)、铝(al)和铟(in)构成的组。

在一些实施例中，应变弛豫缓冲层300包括si1-p-qgepsnq，其中p在从0至1的范围内，且0≤q≤0.3；应力源层301包括ge1-ysny，其中0≤y≤0.16；并且沟道区303包括ge1-xsnx，其中x>y，并且对于间接带隙，0≤x≤0.07，以及对于直接带隙，0.07≤x≤0.2。

图57b是对应于图57a的线i-i’的截面图。如图所示，在鳍308的被栅电极346覆盖的区域中的应力源层301上方设置沟道区303。在一些实施例中，钝化层324设置为覆盖沟道区303，并且在钝化层324和栅电极346之间设置栅极介电层348。在一些实施例，栅极介电层348是包括以下材料的一层或多层的高k材料：hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的高k介电材料或它们的组合。栅电极346是包括以下材料的一层或多层的金属：co、ti、tin、钛-铝合金、al、aln、ta、tan、tac、tacn和tasi。

图57c是对应于图57a的线j-j’的截面图，以及图57d是对应于图57a的线k-k’的截面图。如图所示，在本实施例中，在沟道区303和源极/漏极区352、354的下方直接设置应力源层301。

图58a-图70b示出根据本发明的实施例的用于制造cmos器件的示例性顺序工艺。应当理解，用于制造cmos器件的操作可以与本文公开的根据其他实施例的用于制造半导体器件的操作相同。应当理解，对于本方法的特定实施例，可以在图58a-图70b所示的工艺之前、期间和之后提供额外的操作，并且可以替代或消除下文中描述的一些操作。可互换操作/工艺的顺序。

如图58a所示，在半导体衬底310上方形成应变弛豫缓冲层300。在一些实施例中，应变弛豫缓冲层300包括si1-x-ygexsny，其中0≤x≤1，0≤y≤0.3，且x+y≤1。在特定实施例中，sige缓冲层的锗浓度从缓冲层的底部处的30原子％增加至缓冲层的顶部处的70原子％。

在缓冲层300上方形成沟道区303。在一些实施例中，沟道区303是通过包括lpcvd和pecvd的cvd、pvd和ald或其他合适的工艺形成的轻掺杂的、n⁺掺杂的或p⁺掺杂的ge、sige、gesn或sigesn。用于随后形成的nfet370和pfet372(参见图70a和70b)两者的沟道区303可以由相同的材料形成。

诸如浅沟槽隔离层的绝缘层360形成为围绕应变弛豫缓冲层300和沟道区303，从而分离随后将形成nfet370和pfet372的区域。用于绝缘层360的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、氟掺杂的硅酸盐玻璃(fsg)或低k介电材料，并且通过lpcvd(低压化学汽相沉积)、等离子体cvd或可流动cvd或其他合适的操作形成。形成绝缘层360之后，可实施退火操作。

图58b和58c是分别对应于图58a的线m-m’和n-n’的鳍308的截面图，以及图58d是对应于图58a的线l-l’的截面图。

如图59所示，对绝缘层360进行凹槽蚀刻以从绝缘层360暴露鳍308的沟道区303。如图60a-图60c所示，在沟道区303上方随后设置钝化层324。图60a是对应于图58a的线l-l’的截面图，以及图60b和图60c是分别对应于图58a的线m-m’和n-n’的截面图。在特定实施例中，钝化层324是通过cvd、pvd和ald或其他合适的工艺形成的具有至少5nm厚度的金属氧化物层。

如对应于图58a的线m-m’的图61a；对应于图58a的线n-n’的图61b；和对应于图58a的线l-l’的图61c所示，随后在沟道区103和绝缘层360上方形成伪栅电极304。可以通过沉积诸如多晶硅的合适的栅电极材料，并且使用光刻和蚀刻操作图案化沉积的栅电极材料来形成伪栅电极304，以提供图61a-图61c所示的结构。

如对应于图58a的线m-m’的图62a；和对应于图58a的线n-n’的图62b所示，随后蚀刻钝化层324和沟道区303。如图63b所示，在将要形成pfet372的鳍308的一个上形成掩模316，以及如图63a所示，暴露将要形成nfet370的鳍308。可以通过在将要形成nfet370和pfet372两者的区域上方沉积掩模材料，并且然后通过合适的光刻和蚀刻操作从将要形成nfet370的区域选择性去除掩模材料来形成掩模316。如分别对应于图58a的线m-m’和n-n’的图63a和图63b所示，源极/漏极区352随后形成为围绕暴露的鳍308的沟道区303。在特定实施例中，源极/漏极区352包括ge或sige的重掺杂区，该重掺杂区含有浓度大于10²⁰原子cm^-3的掺杂剂。在一些实施例中，通过外延形成源极/漏极区352。

对于对应于图58a的线m-m’和n-n’的图64a和图64b，从将要形成pfet的鳍308去除掩模316，并且在将要形成nfet370的鳍308上形成掩模340，掩模340覆盖nfet源极/漏极区352。可以通过在将要形成nfet370和pfet372两者的区域上方沉积掩模材料，然后通过合适的光刻和蚀刻操作从将要形成pfet372的区域选择性去除掩模材料来形成掩模340。如对应于图58a的线m-m’和n-n’的图65a和图65b所示，源极/漏极区354随后形成为围绕将要形成pfet372的暴露的鳍308的沟道区303。如分别对应于图58a的线m-m’和n-n’的图66a和图66b所示，在形成pfet372的源极/漏极区354之后，在源极/漏极区354上方形成掩模342，从而使得掩蔽两个晶体管的源极/漏极区352、354。

如对应于图58a的线m-m’的图67a；对应于图58a的线n-n’的图67b；和对应于图58a的线l-l’的图67c所示，随后通过蚀刻操作去除伪栅电极304以形成栅极间隔318。如对应于图58a的线m-m’的图68a，和对应于图58a的线n-n’的图68b所示，以与参考图10a和图10b所公开的相同的方式，在栅极间隔318的侧壁上形成内间隔件层320。在一些实施例中，由诸如氧化硅或氮化硅的氧化物或氮化物形成内间隔件层320。通过各向异性蚀刻去除在钝化层324上横向延伸的内间隔件层320，留下沿着栅极间隔318的侧壁保留的内间隔件层320。

对于图69a-图69c，以与参考图12a和图12b所公开的相同的方式，在栅极间隔件318中形成高k栅极介电层148和金属栅电极146。内间隔件层320在栅电极346的相对横向表面上形成绝缘栅极侧壁。图69a对应于图58a中的线m-m’；图69b对应于图58a中的线n-n’；以及图69c对应于图58a中的线l-l’。

如对应于图58a的线m-m’和n-n’的图70a和图70b所示，在形成栅电极346之后，通过蚀刻操作去除位于源极/漏极区352、354上的掩模340、342，并且在源极/漏极区352、354上形成源极/漏极接触件362，从而提供包括nfet370和pfet372的cmos器件。

根据本发明形成的cmos器件提供了高迁移率，并且相同的材料可以用于nfet370和pfet372两者中的沟道303。

根据本发明的半导体器件通过在沟道区上形成直接带隙和压缩应变来提供增强的电子迁移率和空穴迁移率。

根据本发明的半导体器件的处理被简化了，因为相同的沟道材料可用于nfet和pfet器件两者。

在ge基nfet中，可以使用重掺杂的应力源层，但是通过源极/漏极应力源产生的沟道应变随着源极/漏极的缩放长度而减小。对于nfet，为了增加在源极/漏极的小缩放长度中的沟道<110>应变，可以在沟道区和应变弛豫缓冲层之间使用完全应变的gesn或sigesn应力源层。

在一些实施例中，轻掺杂的应力源层101用作穿通阻挡件。

因此，可以看出，源极/漏极区的长度缩小减小了由应力源层产生的<110>沟道应变，并且应力源层在小的源极/漏极区长度处增强了<110>应变。本发明提供了位于沟道区中的增加的拉伸应变，从而通过额外的应力源增强电子迁移率，因为源极/漏极区应力源在缩小源极/漏极区长度时在沟道中产生少量应变。

在本发明的一些实施例中，用于ge基pfet的gesn或sigesn应力源的结构提供了低的源极/漏极区电阻。

在本发明的特定实施例中，半导体器件包括在衬底上方沿着第一方向延伸的鳍和在鳍上方在第二方向上延伸的栅极结构。栅极结构包括位于鳍上方的栅极介电层、位于栅极介电层上方的栅电极、和位于沿着第二方向延伸的栅电极的相对横向表面上的绝缘栅极侧壁。在与栅电极结构相邻的区域中的鳍中形成源极/漏极区，并且应力源层位于源极/漏极区和半导体衬底之间。应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn，并且鳍的位于栅极结构下方的部分是沟道区。

在本发明的另一实施例中，互补金属氧化物半导体(cmos)器件包括形成在半导体衬底上的p型场效应晶体管(pfet)和n型场效应晶体管(nfet)。pfet和nfet各自包括位于衬底上方沿着第一方向延伸的鳍，和位于鳍上方在第二方向上延伸的栅极结构。栅极结构包括位于鳍上方的栅极介电层、位于栅极介电层上方的栅电极、和位于沿着第二方向延伸的栅电极的相对横向表面上的绝缘栅极侧壁。鳍的位于栅极结构下方的部分是沟道区。源极/漏极区位于与栅电极结构相邻的区域中的鳍中，并且应力源层位于沟道区和半导体衬底之间。应力源层包括含有约10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn。应变弛豫缓冲层位于应力源层和半导体衬底之间。pfet和nfet利用位于其之间的绝缘层彼此隔开。

本发明的另一实施例是用于制造半导体器件的方法。该方法包括在衬底上方形成在第一方向上延伸的一个或多个鳍。一个或多个鳍包括沿着第一方向的至少一个第一区域和沿着第一方向在每个第一区域的任一侧上的第二区域。第一区域是沟道区。形成位于鳍的第一区域上方沿着第二方向延伸的栅极结构。栅极结构包括位于鳍上方的栅极介电层、位于栅极介电层上方的栅电极、和形成在沿着第二方向延伸的栅电极的相对横向表面上的一对绝缘栅极侧壁。在半导体衬底上形成应力源层，以及在鳍的第二区域中形成源极/漏极区。应力源层位于源极/漏极区和半导体衬底之间或沟道区和半导体衬底之间，并且应力源层包括含有约10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn。

根据本发明的一些实施例，提供了一种半导体器件，包括：鳍，在半导体衬底上方沿着第一方向延伸；栅极结构，位于所述鳍上方，在第二方向上延伸；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及绝缘栅极侧壁，位于沿着所述第二方向延伸的所述栅电极的相对横向表面上；源极/漏极区，位于与所述栅电极结构相邻的区域中的所述鳍中；以及应力源层，位于所述源极/漏极区和所述半导体衬底之间，其中，所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn，并且所述鳍的位于所述栅极结构下方的部分是沟道区。

在上述半导体器件中，所述应力源层包括含有小于10¹⁸原子cm^-3的掺杂剂的gesn或sigesn。

在上述半导体器件中，所述应力源层包括未掺杂的gesn或未掺杂的sigesn。

在上述半导体器件中，所述沟道区包括ge、sige、gesn、或sigesn。

在上述半导体器件中，所述应力源层沿着所述沟道区的侧壁延伸，从而形成l形应力源层。

在上述半导体器件中，还包括位于所述应力源层和所述半导体衬底之间的应变弛豫缓冲层。

在上述半导体器件中，所述应力源层嵌入在所述应变弛豫缓冲层中。

在上述半导体器件中，所述沟道区位于所述应变弛豫缓冲层上方并且所述应力源层沿着所述沟道区的侧壁延伸。

在上述半导体器件中，所述源极/漏极区包括ge或sige和浓度大于10²⁰原子cm^-3的掺杂剂。

在上述半导体器件中，应变弛豫缓冲层包括括ge、sige、sigesn、或gesn。

根据本发明的另一些实施例，还提供了一种互补金属氧化物半导体(cmos)器件，包括：p型场效应晶体管(pfet)和n型场效应晶体管(nfet)，形成在半导体衬底上，所述p型场效应晶体管和所述n型场效应晶体管各自包括：鳍，位于衬底上方，沿着第一方向延伸；栅极结构，位于所述鳍上方，在第二方向上延伸；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及绝缘栅极侧壁，位于沿着所述第二方向延伸的所述栅电极的相对横向表面上，其中，所述鳍的位于所述栅极结构下方的部分是沟道区；源极/漏极区，位于与所述栅电极结构相邻的区域中的所述鳍中；应力源层，位于所述沟道区和所述半导体衬底之间，其中，所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn；以及应变弛豫缓冲层，位于所述应力源层和所述半导体衬底之间，其中，所述p型场效应晶体管和所述n型场效应晶体管利用位于它们之间的绝缘层彼此间隔开。

在上述互补金属氧化物半导体器件中，所述应力源层包括未掺杂的gesn或未掺杂的sigesn。

在上述互补金属氧化物半导体器件中，所述沟道区包括ge、sige、gesn、或sigesn。

在上述互补金属氧化物半导体器件中，所述源极/漏极区包括ge或sige。

在上述互补金属氧化物半导体器件中，所述n型场效应晶体管和所述p型场效应晶体管的所述沟道区包括相同的材料。

在上述互补金属氧化物半导体器件中，所述应变弛豫缓冲层包括ge、sige、sigesn、或gesn。

根据本发明的又一些实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上方形成在第一方向上延伸的一个或多个鳍；其中，所述一个或多个鳍包括沿着所述第一方向的至少一个第一区域和沿着所述第一方向位于每个所述第一区域的任一侧上的第二区域，并且所述第一区域是沟道区；在所述鳍的所述第一区域上方形成沿着第二方向延伸的栅极结构；其中，所述栅极结构包括：栅极介电层，位于所述鳍上方；栅电极，位于所述栅极介电层上方；以及一对绝缘栅极侧壁，形成在沿着所述第二方向延伸的所述栅电极的相对横向表面上；在所述半导体衬底上形成应力源层；以及在所述鳍的所述第二区域中形成源极/漏极区，其中，所述应力源层位于所述源极/漏极区和所述半导体衬底之间或位于所述沟道区和所述半导体衬底之间，以及所述应力源层包括含有10¹⁹原子cm^-3或更少的掺杂剂的gesn或sigesn。

在上述方法中，所述栅极结构包括伪栅电极和伪栅极介电层，并且所述方法还包括：在形成所述源极/漏极区之后，去除所述伪栅电极和所述伪栅极介电层以形成栅极间隔；在所述栅极间隔中形成高k介电层；以及在所述栅极间隔中的所述高k介电层上方形成金属栅电极。

在上述方法中，所述栅极结构包括伪栅电极和伪栅极介电层，以及所述方法包括：在形成所述源极/漏极区之前，去除所述伪栅电极和所述伪栅极介电层以形成栅极间隔；在所述栅极间隔中形成高k介电层；以及在所述栅极间隔中的所述高k介电层上方形成金属栅电极。

在上述方法中，还包括在形成所述一个或多个鳍之前，在所述半导体衬底上形成应变弛豫缓冲层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。