三维半导体装置的制作方法

本专利申请要求于2016年3月28日在韩国知识产权局提交的第10-2016-0037078号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

本发明构思的示例性实施例涉及一种半导体装置，更具体地，涉及一种三维半导体装置。

背景技术：

由于半导体装置的小尺寸、多功能和/或低制造成本，电子行业已经以快的速率提高。半导体装置的类型包括用于存储逻辑数据的半导体存储装置、用于处理逻辑数据的操作的半导体逻辑器件以及具有半导体存储装置的功能和半导体逻辑器件的功能两者的混合半导体装置。

随着电子行业已经成长，已经增大了对先进的半导体装置的需求。例如，存在对具有高速度和/或优异可靠性的半导体装置的增长的需求。为了处理这些需求并进一步使半导体装置最小化，半导体装置的图案被减小。然而，减小的图案宽度代表着对新设计的挑战。

技术实现要素：

根据本发明构思的示例性实施例，一种半导体装置包括包含单元阵列区和外围电路区的基底。半导体装置还包括设置在单元阵列区中并包括连接到位线的多个单元串的单元阵列。位线在第一方向上延伸。半导体装置附加地包括设置在外围电路区中并包括在与第一方向交叉的第二方向上布置的多个第一单元的第一单元行。第一方向和第二方向平行于基底的上表面。半导体装置还包括多条第一互连线，所述多条第一互连线均具有在第一方向上的纵向轴并连接到多个第一单元。半导体装置可附加地包括多条第一电源线，所述多条第一电源线在第二方向上延伸并通过第一互连线连接到多个第一单元。

根据本发明构思的示例性实施例，半导体装置包括在距离基底的上表面的第一高度处沿第一方向延伸并沿与第一方向交叉的第二方向交替地布置的第一下电源线和第二下电源线。半导体装置还包括在距离基底的上表面的第二高度处沿第二方向延伸的第一上电源线和第二上电源线。第二高度大于第一高度，并且第一上电源线和第二上电源线沿第一方向交替地布置。第一上电源线电连接到第一下电源线，第二上电源线电连接到第二下电源线。半导体装置还包括在距离基底的上表面的第三高度处与第一下电源线和第二下电源线并联电连接的虚设互连线。第三高度小于第一高度。

根据本发明构思的示例性实施例，一种半导体装置包括基底和设置在基底上的第一单元行。此外，第一单元行包括沿第一方向布置的多个第一单元。半导体装置还包括设置在距离基底的上表面的第一高度处的多条第一互连线。第一互连线在与第一方向交叉的第二方向上延伸。第一方向和第二方向平行于基底的上表面延伸。第一互连线连接到多个第一单元。半导体装置还包括位于第一高度处的多条虚设互连线以及在第一方向上延伸并连接到多个第一单元的多条第一电源线。

附图说明

图1是示出根据本发明构思的示例性实施例的三维半导体存储装置的框图；

图2是示出根据本发明构思的示例性实施例的三维半导体存储装置的单元阵列的电路图；

图3示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路；

图4是示出根据本发明构思的示例性实施例的三维半导体存储装置的平面图；

图5a和图5b是部分地示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的平面图；

图6是为了示出根据本发明构思的示例性实施例的三维半导体存储装置而沿图4的线i-i'和线ii-ii'截取的剖视图；

图7是为了示出根据本发明构思的示例性实施例的三维半导体存储装置而沿图4的线iii-iii'截取的剖视图；

图8a和图8b是根据本发明构思的示例性实施例的图7的“a”部分的放大图；

图9是部分地示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的平面图；

图10和图11是示出根据本发明构思的示例性实施例的图9中描绘的外围电路区的一部分的放大平面图；

图12是根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的一部分的布局；以及

图13和图14是示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的一部分的透视图。

具体实施方式

图1是示出根据本发明构思的示例性实施例的三维半导体存储装置的框图。

参照图1，三维半导体存储装置可包括单元阵列car、行解码器rowdec、页缓冲器pb和外围电路peri。

单元阵列car可包括多个三维布置的存储单元以及电连接到存储单元的位线和字线。行解码器rowdec可通过对从例如主机的外部装置输出的地址信号解码来选择字线中的一条。页缓冲器pb可通过位线连接到单元阵列car中的一个，页缓冲器pb可读取存储在存储单元中的数据。页缓冲器pb可连接到位线中的根据来自外部装置并可通过列解码器解码的地址信号选择的一条位线。

外围电路peri可响应于控制信号控制存储单元的读、写和/或擦除操作。外围电路peri可包括诸如and栅极、or栅极、nand栅极、nor栅极、反相器、触发器和锁存器的各种逻辑电路。

图2是示出根据本发明构思的示例性实施例的三维半导体存储装置的单元阵列的电路图。

参照图2，三维半导体存储装置的单元阵列car中的一个可包括共源极线csl、多条位线bl和布置在共源极线csl与位线bl之间的多个单元串cstr。

单元串cstr中的每个可包括连接到共源极线csl的地选择晶体管gst、连接到位线bl中的一条的串选择晶体管sst以及布置在地选择晶体管gst与串选择晶体管sst之间的多个存储单元晶体管mct。地选择晶体管gst、多个存储单元晶体管mct和串选择晶体管sst可相互串联连接。地选择线gsl、多条字线wl0至wl3以及多条串选择线ssl可分别电连接到地选择晶体管gst的栅电极、存储单元晶体管mct的栅电极和串选择晶体管sst的栅电极。

地选择晶体管gst的栅电极可共同地连接到地选择线gsl，以具有相同电势。与共源极线csl分隔开基本上相同的距离的存储单元晶体管mct的栅电极也可共同地连接到字线wl0至wl3中的一条，以具有相同的电势。单个单元串cstr可包括与共源极线csl分隔开不同的距离的多个存储单元晶体管mct。多条字线wl0至wl3可设置在共源极线csl与位线bl中的每条位线之间。多条字线wl0至wl3可连接到存储单元晶体管mct。

图3示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路。

参照图3，外围电路peri可包括多个标准单元行scr，标准单元行scr中的每个可包括多个标准单元sc。在标准单元行scr中的每个中，标准单元sc可使用包括用于实现期望的逻辑电路的信息的单元库来设计。标准单元sc中的每个可包括诸如and栅极、or栅极、nor栅极、反相器等的逻辑电路。各种标准单元sc可彼此整体地结合，以组成单功能电路。标准单元sc可根据它们的功能具有不同的尺寸。

标准单元sc中的每个可基于它们的功能具有相同的单位长度和不同的宽度。在本发明构思的示例性实施例中，设置在每个标准单元行scr中的标准单元sc可布置在第一方向d1上，并具有在第一方向d1上延伸的不同的宽度。标准单元sc可具有在第二方向d2上延伸的相同的单位长度l。此外，标准单元行scr可沿第二方向d2布置。标准单元sc的单位长度l可由包括在标准单元sc中的n型金属氧化物半导体(nmos)或p型金属氧化物半导体(pmos)的尺寸以及互连的线的最小宽度来确定。

图4是示出根据本发明构思的示例性实施例的三维半导体存储装置的平面图。图5a和图5b是部分地示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的平面图。

图6是为了示出根据本发明构思的示例性实施例的三维半导体存储装置而沿图4的线i-i'和线ii-ii'截取的剖视图。图7是为了示出根据本发明构思的示例性实施例的三维半导体存储装置而沿图4的线iii-iii'截取的剖视图。图8a和图8b是根据本发明构思的示例性实施例的图7的“a”部分的放大图。

参照图4、图6和图7，三维半导体存储装置可包括可被划分成单元阵列区r1和外围电路区r2并可由半导体材料制成的基底10。例如，基底10可由硅(si)、锗(ge)、硅-锗(sige)、镓-砷(gaas)、铟-镓-砷(ingaas)、铝-镓-砷(algaas)和/或它们的混合物制成。基底10可以是体硅基底、绝缘体上硅(soi)基底、锗基底、绝缘体上锗(goi)基底、硅-锗基底或者通过执行选择的外延生长而获得的外延薄膜基底。

在本发明构思的示例性实施例中，参照图2讨论的单元阵列car可设置在单元阵列区r1中的基底10上。参照图3讨论的标准单元行scr可设置在外围电路区r2中的基底10上。

此外，设置在单元阵列区r1中的单元阵列car可包括在第一方向d1上延伸并在第二方向d2上彼此分隔开的堆叠结构st。单元阵列car还可包括竖直结构vs、数据存储层ds(例如，在图8a中)和位线bl，竖直结构vs沿与基底10基本上垂直的方向穿透堆叠结构st，数据存储层ds设置在堆叠结构st与竖直结构vs之间，位线bl在堆叠结构st上沿第二方向d2延伸。例如，位线bl可与堆叠结构st叠置。

此外，每个堆叠结构st可包括交替且竖直堆叠在基底10上的电极el和绝缘层ild。例如，电极el和绝缘层ild重复地设置在彼此上。例如，电极el可包括掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种。绝缘层ild可包括诸如氧化硅层、氮化硅层、氮氧化硅层或低k介电层的绝缘材料。在堆叠结构st中，电极el可用作参照图2讨论的地选择线gsl、字线wl和串选择线ssl。

堆叠结构st可具有延伸到单元阵列区r1的边缘以将电极el中的每个电连接到行解码器rowdec(例如，在图1中)的阶梯式结构。例如，堆叠结构st的阶梯式结构可沿第一方向d1向下延伸。例如，阶梯式结构的每个阶梯在基底10上从最下面的阶梯开始减小长度。互连结构可设置在堆叠结构st的部分上，使得电极el可通过互连结构连接到行解码器rowdec(例如，在图1中)。互连结构可包括接触塞cplg和互连线。

竖直结构vs可在单元阵列区r1中设置在基底10上，并可穿透堆叠结构st。例如，竖直结构vs可以通过从顶绝缘层并穿透堆叠结构st延伸到基底10的孔形成。竖直结构vs可包括半导体材料或导电材料。当从平面图观察时，竖直结构vs可以以锯齿状方式或矩阵形状布置。导电焊盘15可设置在竖直结构vs中的每个竖直结构vs的顶端上。导电焊盘15可用作电连接到多条位线bl中的一条的漏区。

例如，如图8a中所示，竖直结构vs中的每个可包括第一半导体图案sp1和第二半导体图案sp2，第一半导体图案sp1与基底10接触，第二半导体图案sp2置于第一半导体图案sp1与电极el之间。此外，第二半导体图案sp2朝向基底10延伸。

另外，第一半导体图案sp1可与第二半导体图案sp2和基底10接触。第一半导体图案sp1可将第二半导体图案sp2电连接到基底10。第一半导体图案sp1可具有延伸到基底10的上表面之外的底表面。第一半导体图案sp1可具有类似于空心管子或管道的形状。第一半导体图案sp1的下端可处于封闭状态，第一半导体图案sp1的中央内部可填充有填充绝缘图案vi。例如，第一半导体图案sp1可具有在其两侧之间连续的底表面。此外，第一半导体图案sp1可具有类似于柱子的形状。

第二半导体图案sp2可具有类似于具有敞开的顶端和底端的管道或管子的形状。第二半导体图案sp2可具有比第一半导体图案sp1的底表面高并与基底10分隔开的底表面。此外，第二半导体图案sp2可与基底10直接接触。

例如，第二半导体图案sp2可延伸到基底10中。然而，如图8a中所示，第二半导体图案sp2不与基底10直接接触。

第一半导体图案sp1和第二半导体图案sp2可处于不掺杂的状态或者掺杂有与基底10相同的导电率的杂质。第一半导体图案sp1和第二半导体图案sp2可处于多晶状态或单晶状态。此外，如图8b中所示，竖直结构vs中的每个可包括下半导体图案lsp和上半导体图案usp。下半导体图案lsp可与基底10直接接触并穿透堆叠结构st的最下面的电极el。上半导体图案usp可包括第一半导体图案sp1'和第二半导体图案sp2'。第一半导体图案sp1'可结合到下半导体图案lsp，并具有类似于具有封闭的底端的管道或管子的形状。例如，面对基底的端部可以是封闭的。第一半导体图案sp1'的中央内部可填充有填充绝缘图案vi'。第一半导体图案sp1'可与第二半导体图案sp2'的内壁和下半导体图案lsp的上表面接触。第一半导体图案sp1'可将第二半导体图案sp2'电连接到下半导体图案lsp。第二半导体图案sp2'可具有类似于具有敞开的顶端和底端的管道或管子的形状。第二半导体图案sp2'可以不接触下半导体图案lsp，第二半导体图案sp2'可与下半导体图案lsp分隔开。

例如，下半导体图案lsp和上半导体图案usp可包括硅(si)、锗(ge)或它们的混合物，并均可具有彼此不同的晶体结构。下半导体图案lsp和上半导体图案usp可包括单晶结构、非晶结构和多晶结构中的至少一种。下半导体图案lsp和上半导体图案usp可处于不掺杂的状态或者可掺杂有导电率与基底10相同的杂质。

在本发明构思的示例性实施例中，数据存储层ds可设置在堆叠结构st与竖直结构vs之间。如图8a和图8b中所示，数据存储层ds可包括沿电极el的侧表面和绝缘层ild的侧表面竖直延伸的竖直绝缘层vl。数据存储层ds还可包括沿电极el的顶表面和底表面延伸的水平绝缘层hl。

在本发明构思的示例性实施例中，共源区csr可在堆叠结构st之间设置在基底10中。例如，共源区csr可设置在基底10的上表面上。共源区csr可沿第一方向d1平行于堆叠结构st延伸。可通过将第二导电类型的杂质掺杂到基底10中来形成共源区csr。共源区csr可包括例如n型杂质(例如，砷(as)或磷(p))。共源区csr可用作参照图2讨论的共源极线csl。

共源塞csp可结合到共源区csr，侧壁绝缘间隔件sp可置于共源塞csp与堆叠结构st之间。例如，共源塞csp可具有线型形状，并可沿第一方向d1延伸。

填充绝缘层20可设置在堆叠结构上方，使得覆盖堆叠结构st和竖直结构vs。盖绝缘层30可设置在填充绝缘层20上，并可覆盖共源塞csp。

在本发明构思的示例性实施例中，辅助互连件sbl可设置在盖绝缘层30上，以将相邻的竖直结构vs彼此电连接。辅助互连件sbl可具有在第二方向d2上的纵向轴，并可具有互不相同的长度。例如，辅助互连件sbl可在第二方向d2上延伸。

第一层间介电层40可设置在盖绝缘层30上，以覆盖辅助互连件sbl，位线bl可设置在第一层间介电层40上。位线bl可在第二方向d2上延伸，并可通过穿透第一层间介电层40的上接触塞ucp电连接到辅助互连件sbl。例如，可通过穿透第一层间介电层40的孔来形成上接触塞ucp。辅助互连件sbl可通过设置在辅助互连件sbl与竖直结构vs之间的下接触塞lcp电连接到竖直结构vs。例如，可通过穿透盖绝缘层30和填充绝缘层20的孔来形成下接触塞lcp。

在本发明构思的示例性实施例中，标准单元行scr可沿第二方向d2布置在外围电路区r2的基底10上(例如，如图9中所示)。标准单元行scr中的每个可包括沿第一方向d1布置的多个标准单元sc(例如，如图4中所示)。

另外，参照图5a、图5b和图6，第一标准单元sc1和第二标准单元sc2可设置在外围电路区r2中的基底10上。第一标准单元sc1和第二标准单元sc2可根据预定的设计规则具有矩形形状，如图5a和图5b中所示。第一标准单元sc1和第二标准单元sc2均可具有在第一方向d1上的不同的宽度，并均可具有在第二方向d2上的相同的单位长度l。第一标准单元sc1和第二标准单元sc2中的每个可包括具有各种尺寸的金属氧化物半导体(mos)晶体管。

第一标准单元sc1和第二标准单元sc2中的每个可包括nmos区和pmos区，有源区act可通过位于nmos区和pmos区上的器件隔离层11形成边界。此外，第一标准单元sc1和第二标准单元sc2中的每个可包括栅电极ge以及位于栅电极ge的相对两侧处的杂质区10s和杂质区10d。此外，有源区act可设置在杂质区10s与杂质区10d之间。例如，杂质区10s和杂质区10d可以是第一标准单元sc1和第二标准单元sc2的源区或者漏区。

在本发明构思的示例性实施例中，外围电路区r2中的标准单元sc、sc1和sc2可被填充绝缘层20和盖绝缘层30覆盖。

在本发明构思的示例性实施例中，第一互连线110可设置为连接到外围电路区r2中的标准单元sc、sc1和sc2。参照图5a和图6，第一互连线110可结合到有源区act、栅电极ge以及杂质区10s和杂质区10d。

第一互连线110可设置在距离基底10的第一高度h1处，并可具有平行于位线bl的在第二方向d2上的纵向轴。例如，第一互连线110可位于与设置在单元阵列区r1中的辅助互连件sbl的位置基本上相同的第一高度h1处。第一互连线110和辅助互连件sbl可同时地形成。第一互连线110可通过穿透填充绝缘层20和盖绝缘层30的接触塞pplg电连接到标准单元sc、sc1和sc2。例如，可通过形成穿透填充绝缘层20和盖绝缘层30的孔来设置接触塞pplg。第一互连线110可具有比标准单元sc、sc1和sc2中的每个的沿第二方向d2延伸的单位长度l短的长度。第一互连线110可包括例如掺杂的半导体、金属(例如，钨、钛、钽等)、导电金属氮化物(例如，氮化钛、氮化钽等)和金属半导体化合物(例如，硅化钛、硅化钨、硅化镍等)中的至少一种。

多条下电源线120、120a和120b可在外围电路区r2中设置在第一互连线110上。在本发明构思的示例性实施例中，下电源线120、120a和120b可沿第一方向d1延伸，以与第一互连线110相交。例如，下电源线120、120a和120b可设置在第一层间介电层40上。另外，下电源线120、120a和120b可位于与设置在单元阵列区r1中的位线bl基本上相同的高度处。

下电源线120、120a和120b可包括为标准单元sc、sc1和sc2提供第一电源(例如，电源电压)的第一下电源线120a与为标准单元sc、sc1和sc2提供第二电源(例如，地电压)的第二下电源线120b。

一对第一下电源线120a和第二下电源线120b可横跨标准单元行scr中的每个延伸。第一下电源线120a和第二下电源线120b中的每个可通过穿透第一层间介电层40的接触塞选择地连接到第一互连线110。标准单元行scr中的每个中的标准单元sc1和sc2可共用一对第一下电源线120a和第二下电源线120b。

在本发明构思的示例性实施例中，第二层间介电层50可设置在第一层间介电层40上，以覆盖下电源线120、120a和120b。多条第二互连线130可在外围电路区r2中设置在第二层间介电层50上。多条第二互连线130可沿第二方向d2延伸，以与下电源线120、120a和120b相交。

在本发明构思的示例性实施例中，第二互连线130可包括电连接到第一下电源线120a的电源电压线130a与电连接到第二下电源线120b的地电压线130b。

第三层间介电层60可设置在第二层间介电层50上，以覆盖第二互连线130。多条上电源线140、140a和140b可在外围电路区r2中设置在第三层间介电层60上。在本发明构思的示例性实施例中，上电源线140、140a和140b可沿第一方向d1延伸，以与第一互连线110和第二互连线130相交。可布置下电源线120、120a和120b，使得它们在第二方向d2上以第一间隔均彼此分隔开。此外，可布置上电源线140、140a和140b，使得它们在第二方向d2上以比第一间隔大的第二间隔均彼此分隔开。上电源线140、140a和140b中的每条可具有比下电源线120、120a和120b中的每条的线宽度大的线宽度。

上电源线140、140a和140b可包括第一上电源线140a和第二上电源线140b。第一上电源线140a和第二上电源线140b可在第二方向d2上交替地设置。例如，第一上电源线140a可通过接触塞和电源电压线130a连接到第一下电源线120a，第二上电源线140b可通过接触塞和地电压线130b连接到第二下电源线120b。例如，上电源线140可通过接触塞连接到第二互连线130，第二互连线130可通过接触塞连接到下电源线120。第一上电源线140a和第二上电源线140b可通过第一互连线110、电源电压线130a和地电压线130b电连接到标准单元sc1和sc2。

在本发明构思的示例性实施例中，下电源线120a和120b以及上电源线140a和140b可在外围电路区r2中沿第一方向d1延伸，并可以以彼此不相同的高度分别设置。在制造三维半导体存储装置时，可以能够增大外围电路区r2中的工艺余量。

图9是部分地示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的平面图。

参照图9，标准单元行scr可在外围电路区r2中沿第二方向d2设置在基底10上。图3的标准单元sc可沿第一方向d1布置在每个标准单元行scr中。如参照图5a、图5b和图6所讨论的，标准单元中的每个可包括逻辑器件以及连接到此逻辑器件的第一互连线110。

在本发明构思的示例性实施例中，一对下电源线120a和120b可设置在标准单元行scr中的每个中。例如，第一下电源线120a和第二下电源线120b可沿第一方向d1延伸，并可在第二方向d2上交替地设置。第一下电源线120a和第二下电源线120b可与图5a的第一互连线110相交。第一下电源线120a可向标准单元sc提供电源电压。第二下电源线120b可向标准单元sc提供地电压。

第二互连线130a和130b(例如，电源电压线和地电压线)可在下电源线120a和120b上在第二方向d2上延伸。在本发明构思的示例性实施例中，如之前讨论的，第二互连线130a和130b可包括电源电压线130a和地电压线130b。电源电压线130a和地电压线130b可沿第一方向d1交替地布置。电源电压线130a中的每条可通过穿透第二层间介电层50(例如，在图6中)的接触塞连接到第一下电源线120a，地电压线130b中的每条可通过穿透第二层间介电层50(例如，在图6中)的接触塞连接到第二下电源线120b。

上电源线140a和140b可设置为在第二互连线130a和130b上在第一方向d1上延伸。上电源线140a和140b可与第二互连线130a和130b相交。上电源线140a和140b可包括施加了电源电压的第一上电源线140a和施加了地电压的第二上电源线140b。第一上电源线140a可通过电源电压线130a连接到第一下电源线120a，第二上电源线140b可通过地电压线130b连接到第二下电源线120b。第一上电源线140a和第二上电源线140b可在第二方向d2上交替地布置。例如，第一上电源线140a和第二上电源线140b可相互平行。第一上电源线140a和第二上电源线140b可在第一方向d1上具有彼此不相同的长度。例如，第一上电源线140a和第二上电源线140b可在第一方向d1上彼此分隔开特定的距离。

上电源线140a和140b可沿第二方向d2以比下电源线120a和120b的第一间距p1大的第二间距p2布置。例如，上电源线140a和140b可具有比下电源线120a和120b的第一线宽度w1大的第二线宽度w2，并且/或者可在上电源线140a与140b之间具有比下电源线120a与120b之间的第一间隔s1大的第二间隔s2。

图10和图11是示出根据本发明构思的示例性实施例的图9中描绘的外围电路区的一部分的放大平面图。

参照图10，标准单元行scr可在图4的外围电路区r2中设置在基底10上，标准单元sc可设置在标准单元行scr中的每个中。标准单元行scr中的每个可包括标准单元sc与设置在标准单元sc之间的虚设区dr。标准单元sc可在第一方向d1上具有相同的宽度或者在第一方向d1上具有彼此不相同的宽度。如在图3中解释的，标准单元sc可在第二方向d2上具有基本上相同的单位长度l。

如参照图5a和图5b所讨论的，第一互连线110可设置在标准单元sc上并连接到标准单元sc。如参照图6所讨论的，第一互连线110可设置在距离基底10的第一高度h1处。

设置在距离基底10的第二高度处的第一下电源线120a和第二下电源线120b可在比第一高度(例如，图6的h1)高的第二高度处与第一互连线110相交。设置在距离基底10的第三高度处的电源电压线130a与地电压线130b可在比第二高度高的第三高度处与第一互连线110相交。如参照图9所讨论的，电源电压线130a可电连接到第一下电源线120a，地电压线130b可电连接到第二下电源线120b。

在本发明构思的示例性实施例中，虚设互连线110d可在虚设区dr中设置在第一高度(例如，图6的h1)处。例如，虚设互连线110d可设置在与第一互连线110相同的高度处，并可沿第一方向d1平行于第一下电源线120a和第二下电源线120b延伸，如图10中所示。

例如，第一互连线110可具有在第二方向d2上的纵向轴，并可在第一方向d1上彼此隔开特定的距离设置。虚设互连线110d可具有在第一方向d1上的纵向轴，并可在第二方向d2上彼此隔开特定的距离设置，如图10中所示。

此外，如图11中所示，虚设互连线110d可与置于虚设互连线110d之上的第一下电源线120a和第二下电源线120b相交。虚设互连线110d可具有在第二方向d2上的纵向轴，并可在第一方向d1上彼此隔开特定的距离设置。一条或更多条虚设互连线110d可与第一下电源线120a并联电连接。由于第一下电源线120a的电阻与虚设互连线110d的电阻并联电连接，所以可以能够降低由第一下电源线120a提供的电源电压的电压降。

图12是根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的一部分的布局。图13和图14是示出根据本发明构思的示例性实施例的三维半导体存储装置的外围电路区的一部分的透视图。

参照图12和图13，参照图3解释的标准单元sc可在外围电路区r2中设置在基底10上。如参照图5a、图5b和图6所讨论的，每个标准单元sc可包括逻辑器件、连接到逻辑器件的互连线以及电源线。

在本发明构思的示例性实施例中，第一下电源线120a和第二下电源线120b可设置为在外围电路区r2中在基底10上沿第一方向d1延伸。第一下电源线120a和第二下电源线120b可在第二方向d2上交替地布置。例如，第一下电源线120a可以是电源电压线，第二下电源线120b可以是地电压线。

第三上电源线130a和第四上电源线130b可分别设置在第一下电源线120a和第二下电源线120b上。第三上电源线130a和第四上电源线130b可在第二方向d2上延伸，以与第一下电源线120a和第二下电源线120b相交。此外，第三上电源线130a和第四上电源线130b可沿第一方向d1交替地布置。例如，第三上电源线130a可以是电源电压线，第四上电源线130b可以是地电压线。

在本发明构思的示例性实施例中，如平面图中所示，第一下电源线120a和第二下电源线120b可以以网格形状布置。此外，第三上电源线130a和第四上电源线130b可以以网格形状布置。多个第一接触塞cp1可设置在第一下电源线120a与第三上电源线130a交叉的交叉点处，多个第二接触塞cp2可设置在第二下电源线120b与第四上电源线130b交叉的交叉点处。第一接触塞cp1可将位于不同高度处的电源电压线120a和130a彼此电连接，第二接触塞cp2可将位于不同高度处的地电压线120b和130b彼此电连接。

路径线120s(routingline)和虚设线120d可设置在第一下电源线120a与第二下电源线120b之间。

路径线120s和虚设线120d可包括与第一下电源线120a和第二下电源线120b基本上相同的导电材料。例如，路径线120s和虚设线120d可包括掺杂的半导体、金属(例如，钨、钛、钽等)、导电金属氮化物(例如，氮化钛、氮化钽等)和金属半导体化合物(例如，硅化钛、硅化钨、硅化镍等)。

在本发明构思的示例性实施例中，路径线120s和虚设线120d可位于距离基底10的与第一下电源线120a和第二下电源线120b相同的高度处。路径线120s可以是传输电信号的金属线。虚设线120d可设置为提高信号完整性。例如，虚设线120d可设置在路径线120s之间的空的空间中以及第一下电源线120a与第二下电源线120b之间的空的空间中。虚设线120d可设置在第三上电源线130a与第四上电源线130b之间的空的空间中。

例如，路径线120s和虚设线120d可沿第一方向d1平行于第一下电源线120a和第二下电源线120b延伸。虚设线120d可具有在第一方向d1上延伸的各种长度。

在本发明构思的示例性实施例中，虚设互连线110d可设置在第一下电源线120a下方。虚设互连线110d可通过接触塞cp电连接到第一下电源线120a。

例如，虚设互连线110d可沿第一方向d1平行于第一下电源线120a延伸，并且每条虚设互连线110d可与第一下电源线120a中的每条并联电连接。由于第一下电源线120a的电阻与虚设互连线110d的电阻并联电连接，所以可以能够使由第一下电源线120a提供的电源电压的电压降降低。下虚设线110a可设置在虚设互连线110d之间的空的空间中。下虚设线110a可具有在第一方向d1上延伸的纵向轴。

此外，如图14中所示，虚设互连线110d可在第二方向d2上延伸，以穿过第一下电源线120a并与第一下电源线120a相交。虚设互连线110d中的每条可电连接到在第二方向d2上彼此分隔开特定的距离的第一下电源线120a。此外，虚设互连线110d可在第一方向d1上彼此分隔开特定的距离。下虚设线110a可设置在虚设互连线110d之间的空的空间中。下虚设线110a可具有在第二方向d2上延伸的纵向轴。

根据本发明构思的示例性实施例，可使用具有平行于位线的纵向轴的互连线来设计外围电路区的标准单元。换言之，互连线在与位线平行的第二方向d2上延伸。因此，标准单元可设置有来自于电源线的电力或者地电压，所述电源线分别位于不同的高度处，这可提高设置在小的区域上的电源线的集成。例如，外围电路区可设计为减小对标准单元提供电力的电源线中的布线拥挤。

此外，由于虚设互连线设置在连接到标准单元的电源线下方并且电源线与虚设互连线并联电连接，因此可减小电源线的电阻。因此，能够减小提供到标准单元的电源电压的电压降。

尽管参照本发明构思的示例性实施例已经具体地展示并描述了本发明构思，但是对本领域普通技术人员将明显的是，在不脱离如由权利要求书所限定的本发明构思的精神和范围的情况下，可以对其做出形式上和细节上的各种改变。