一种晶圆的制作方法

本申请涉及电子电路技术领域，尤其涉及一种晶圆。

背景技术：

现有技术中芯片一般被设计为近似方型，这样比较容易进行芯片的排布。图1为现有技术晶圆(wafer)上晶片(die)的排布示意图，每个晶片(die)被切割、经过封装后叫芯片(chip)，例如：8英寸晶圆通常指直径为8英寸的圆片，一般为硅片，通过光刻等加工步骤在晶圆上形成晶片图形。晶圆周围会存在一些不完整的晶片图形，这些都是废品。一般设计中会在晶片间设置一个间距，这个间距被称为划片槽或划片道(scribeline)。

图2为放大后的一个晶片的示意图，其上存在两个模块：点划线左边的模块a和点划线右边的模块b，模块a可以为敏感的模拟电路或射频电路，模块b可以为噪声比较大的数字电路或功率电路。

随着技术不断提高，模拟电路或射频电路的精度要求越来越高，其噪声设计需要更小。噪声(noise)性能越好，则模拟电路和射频电路可以实现更佳性能。

然而，目前的模拟电路和射频电路通常噪声较大，而且还会影响敏感模拟电路和射频电路，导致电路性能不佳。

技术实现要素：

本申请实施例提出了一种晶圆，以解决现有技术中噪声大导致电路性能不佳的技术问题。

本申请实施例提供了一种晶圆，所述晶圆包括按次序排布的多个晶片，所述晶片包括第一电路端、连接部和第二电路端，所述连接部的两端分别连接所述第一电路端和所述第二电路端，所述第一电路端、连接部和第二电路端形成的结构存在凹部，其中一个晶片的第一电路部的部分嵌入其相邻的一个晶片的凹部内，该一个晶片的第二电路部的部分嵌入相邻的另一个晶片的凹部内，相邻的晶片之间形成有划片槽，沿所述划片槽切割所述晶圆得到独立的多个晶片。

有益效果如下：

由于本申请实施例所提供的晶圆，在第一电路部和第二电路部之间增加了连接部，在制造芯片时相当于增加了第一电路部和第二电路部之间的衬底电阻，增大了第一电路部和第二电路部之间的衬底电阻值，衬底电阻越大、电气隔离效果越好，热传导长度越长、热隔离效果也越好，从而提高了电路性能。

附图说明

下面将参照附图描述本申请的具体实施例，其中：

图1为现有技术晶圆上晶片的排布示意图；

图2为现有技术晶圆上的一个晶片放大后的示意图；

图3示出了本申请实施例中所述晶片的结构示意图一；

图4示出了本申请实施例中所述晶圆的示意图一；

图5示出了本申请实施例中所述晶片的结构示意图二；

图6示出了本申请实施例中所述晶圆的示意图二；

图7示出了本申请实施例中所述晶片的结构示意图三；

图8示出了本身亲实施例中所述晶圆的示意图三。

具体实施方式

为了使本申请的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。并且在不冲突的情况下，本说明中的实施例及实施例中的特征可以互相结合。

发明人在发明过程中注意到：

现有技术中，数字电路和功率电路则往往制造很大噪声，由于复杂的电路设计中，可能在同一个晶片上同时存在对噪声敏感模拟电路和数字电路，它们通过一个共同衬底承载，噪声会通过衬底进行传导。现有技术中一般通过设计隔离环(isolationring)来改善，但效果有限。其次，数字电路高速工作时发热较大，功率电路以大电流工作时也会发热较大，根据其工作情况，发热还会变化，有时热、有时不热。高温也会通过下面的公共衬体传导到敏感的电路那侧。敏感的模拟电路和射频电路会被影响，一方面高温本身可能让模拟电路和射频电路的性能下降，另外温度不稳定也会导致其性能不稳定，还有一般情况下，温度升高也会导致模拟电路和射频电路自身的器件噪声增大，从而影响电路性能。

针对上述不足，本申请实施例提出了一种晶圆，下面进行说明。

本申请实施例所提供的晶圆包括按次序排布的多个晶片，所述晶片包括第一电路部、连接部和第二电路部，所述连接部的两端分别连接所述第一电路部和所述第二电路部，所述第一电路部、连接部和第二电路部形成的结构存在凹部，其中一个晶片的第一电路部的部分嵌入其相邻的一个晶片的凹部内，该一个晶片的第二电路部的部分嵌入相邻的另一个晶片的凹部内，相邻的晶片之间形成有划片槽，沿所述划片槽切割所述晶圆得到独立的多个晶片。

实施中，所述第一电路部、连接部和第二电路部均可以为矩形，所述连接部的宽度小于第一电路部和第二电路部的宽度。

具体实施时，所述连接部的长边可以与所述第一电路部的第一边以及第二电路部的第一边垂直，所述第一电路部的第一边的边长和第二电路部的第一边的边长可以相同且大于所述连接部的宽度。

具体实施时，所述第一电路部的第一边可以为矩形的长或宽，所述第二电路部的第一边可以为矩形的长或宽，所述第一电路部的第一边的边长和第二电路部的第一边的边长相同且可以远远大于所述连接部的宽度，例如：所述第一电路部的第一边的边长和第二电路部的第一边的边长相同且为所述连接部的宽度的n倍，n为5、6、6.1、7…等自然数；所述连接部的长度可以远远大于所述连接部的宽度，例如：所述长度是宽度的6倍等。

其中，所述第一电路部可以为高噪声电路，所述第二电路部可以为对噪声敏感的电路，所述第一电路部与第二电路部在划片后由所述连接部连接。

具体实施时，高噪声电路可以为高频噪声超过预设阈值的电路，例如：数字电路或者功率电路；对噪声敏感的电路则可以为模拟电路。

所述连接部可以为窄长型结构，可以起到隔离噪声和隔离热的效果。

实施例一、

图3示出了本申请实施例中所述晶片的结构示意图一，如图所示，所述晶片的连接部的两端分别连接所述第一电路部的一端和所述第二电路部的一端，所述第一电路部的另一端和所述第二电路部的另一端朝向同一方向。

具体实施时，所述第一电路部的宽度与所述第二电路部的宽度可以相同、可以不同。假设第一电路部(图中左边部分)的宽度为b，b可以设计为敏感的模拟电路；第二电路部(图中右边部分)的宽度为c，c可以设计为噪声电路(例如：数字电路或功率电路)，第三部分为中间的连接部，用于左边部分和右边部分的相互电气连接，可以设置多根金属线来连接，也可以用多晶硅布线实现连接。

图4示出了本申请实施例中所述晶圆的示意图一，如图所示，为了实现晶圆面积的有效利用，本申请实施例将多个晶片进行如图所示的排列，以嵌套交错的方式排布。

具体实施时，第二晶片的第一电路部可以嵌入所述晶片的所述凹部并靠近所述凹部的一侧，第三晶片的第二电路部可以嵌入所述晶片的所述凹部并靠近所述凹部的另一侧。

具体实施时，第一个重复图形放置后，可以通过上下镜像产生第二个重复图形，以第二个重复图形的右边部分嵌入第一个重复图形的凹部，且靠近第一个重复图形的凹部的左侧放置；再通过上下镜像产生第三个重复图形，以第三个重复图形的左边部分嵌入第一个重复图形的凹部，且靠近第一个重复图形的凹部的右侧放置。

以此类推，不断重复放置，直至填充满整个晶圆面积。

如果重复图形的左边部分宽度设计为b，重复图形的右边部分宽度设计为c，划片槽宽度设计为a，则连接部的长度d可以设计为d＝b+c+3a，这样可以正好紧密的填充晶圆面积。

图4中的虚线描述了晶圆制造完成后进行划片的位置，划片时沿着点划线进行划片，以形成分割和隔离的效果。

具体实施时，可以采用激光切割等方式进行划片。

实施例二、

图5示出了本申请实施例中所述晶片的结构示意图二，如图所示，所述连接部的两端分别连接所述第一电路部的中部和所述第二电路部的中部，所述第一电路部的两端所在的直线与所述第二电路部的两端所在的直线平行，所述第一电路部、连接部和第二电路部形成的结构存在两个凹部，所述两个凹部的开口方向相反。

如图所示，与实施例一不同之处在于，所述连接部设置于左边部分和右边部分的上下方向的中间位置。

图6示出了本申请实施例中所述晶圆的示意图二，如图所示，为了实现晶圆面积的有效利用，本申请实施例将多个晶片进行如图所示的排列，以嵌套交错的方式排布。

具体实施时，第二晶片的第一电路部嵌入所述晶片的第一凹部并靠近所述第一凹部的一侧，第三晶片的第二电路部嵌入所述晶片的第一凹部并靠近所述第一凹部的另一侧；第四晶片的第一电路部嵌入所述晶片的第二凹部并靠近所述第二凹部的一侧，第五晶片的第二电路部嵌入所述晶片的第二凹部并靠近所述第二凹部的另一侧。

当设计满足d＝b+c+3*a时，可以实现正好紧密的排布方式。

图6中点划线描述了晶圆制造完成后进行划片的位置，划片时沿着点划线进行划片，以形成分割和隔离的效果。

具体实施时，可以采用激光切割等方式进行划片。

实施例三、

图7示出了本申请实施例中所述晶片的结构示意图三，如图所示，所述连接部包括第一水平端、第二水平端和u型部，所述第一水平端用于连接第一电路部与u型部，所述第二水平端用于连接u型部与第二电路部。

本申请实施例中所述连接部可以设计为曲线形状，例如u型。

图8示出了本身亲实施例中所述晶圆的示意图三，如图所示，所述多个晶片可以依次排列，所述点划线描述了晶圆制造完成后进行划片的位置。

具体实施时，所述u型部可以为多个，所述连接部还可以包括第三水平端，所述第三水平端用于连接u型部与u型部。

由于本申请实施例所提供的晶圆，在第一电路部和第二电路部之间增加了连接部，在制造芯片时相当于增加了第一电路部和第二电路部之间的衬底电阻，增大了第一电路部和第二电路部之间的衬底电阻值，衬底电阻越大、电气隔离效果越好，热传导长度越长、热隔离效果也越好，从而提高了电路性能。

具体实施时，所述连接部可以通过设置多根金属线连接所述第一电路部和第二电路部，或者，通过多晶硅布线连接所述第一电路部和第二电路部。

所述连接部还可以包括接触孔(contact)，所述接触孔用于连接多晶硅和金属。

所述连接部还可以包括通孔(via)，所述通孔用于连接不同层的金属。

具体实施时，还可以在下层设置交替的p+和n+隔离层、或者p+/pwell和n+/nwell隔离层。

其中，p+可以通过金属连接到芯片的最低电位，n+可以通过金属连接到芯片的最高电位。

现有技术中，如图2所示，计算等效的左部电路和右部电路之间的衬底电阻方块数时，衬底电阻方块的长度可以近似为从左部中间到右部中间的距离。如果左部宽度为b，右部宽度为c，芯片的高度为e，则左部电路和右部电路之间的衬底电阻方块数可以近似为(b/2+c/2)/e，等效的左部电路和右部电路之间的衬底电阻值为rsq*(b/2+c/2)/e。

而采用本申请实施例所提供的技术方案，以图4为例，由于本申请实施例增加了左部电路和右部电路之间的衬底电阻，假设衬底电阻的方块阻值为rsq，等效的左部电路和右部电路之间的衬底电阻方块数可以近似为((b/2+c/2)/e+d/w)，等效的左部电路和右部电路之间的衬底电阻值为rsq*((b/2+c/2)/e+d/w)。其中d为中间连接部的长度，w中间连接部的宽度。

很明显的可以看出，采用本申请实施例所提供的方案，等效电阻较大，电气隔离的效果更佳。

以图7为例，等效的左部电路和右部电路之间的衬底电阻可以近似正比于弯曲连接部的长度，因此弯曲越多，弯曲长度越大，其等效左部电路和右部电路之间的衬底电阻越大，隔离效果越好。同样，热传导长度越长，热隔离效果也越佳。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。