本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展。为了提高集成度，晶体管的密集程度不断提高，间距逐渐缩小。
半导体器件向高集成度发展的同时，也伴随着沟道载流子迁移速率降低的问题。为了提高晶体管沟道载流子迁移速率，现有工艺引入了应变硅技术。应变硅技术的原理为在晶体管的漏、源区外延生长一层晶格常数不同于硅衬底晶格常数的应力层。应力层能够为沟道提供应力，从而能够改善沟道中载流子的迁移速率，进而改善所形成晶体管的性能。
然而，现有的半导体结构的形成方法所形成的应力层的性能较差，导致所形成的半导体结构的性能较差。
技术实现要素：
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善所形成半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；对所述衬底进行刻蚀处理，在所述衬底中形成第一凹槽；通过预处理气体对所述第一凹槽底部和侧壁进行预处理，形成第二凹槽，所述预处理气体与所述第一凹槽底部和侧壁发生化学反应；在所述第二凹槽中形成外延层。
可选的，所述刻蚀处理的工艺为干法刻蚀工艺、湿法刻蚀中的一种或两种组合。
可选的，所述预处理的预处理气体包括hcl。
可选的，所述预处理的参数包括：温度为650℃～850℃。
可选的，所述预处理的预处理气体还包括geh4。
可选的，所述预处理的温度为630℃～830℃。
可选的，所述刻蚀处理之前，还包括：在所述衬底上形成栅极，所述第一凹槽分别位于所述栅极两侧的衬底中。
可选的，所述第一凹槽为“u”型或“σ”型；所述第二凹槽为“σ”型。
可选的，所述第一凹槽的深度为40nm～50nm，所述第一凹槽的宽度为40nm～55nm；所述第二凹槽侧壁具有尖端，所述尖端朝向所述栅极，所述第二凹槽的深度为45nm～55nm，所述第二凹槽侧壁尖端到所述衬底表面的距离为18nm～22nm，所述栅极侧壁到相邻的尖端的位移的绝对值小于5nm。
可选的，所述预处理的工艺参数包括：所述预处理气体为hcl，预处理气体的流量为130sccm～170sccm；所述预处理的时间为80s～220s；或者，所述预处理气体为hcl和geh4的组合，hcl的流量130sccm～170sccm，geh4的流量为6.5sccm～8.5sccm，所述预处理的时间为20s～40s。
可选的，所述外延层的材料为硅锗或碳化硅。
可选的，所述衬底的材料为单晶硅。
可选的，所述衬底表面为(100)晶面。
可选的，进行所述刻蚀处理之前，还包括：分别在所述衬底中形成第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区接触；所述第一凹槽、第二凹槽和外延层的个数分别为两个；所述两个外延层分别为第一外延层和第二外延层，所述第一外延层位于所述第一掺杂区中，所述第二外延层位于所述第二掺杂区中；所述第一外延层和所述第一掺杂区中具有第一离子，所述第二外延层和所述第二掺杂区中具有第二离子，所述第一离子与第二离子的导电类型相反。
可选的，进行所述刻蚀处理之前，还包括：分别在所述衬底中形成第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区位于所述第一掺杂区和第三掺杂区之间，所述第一掺杂区与所述第二掺杂区接触，所述第三掺杂区与所述第二掺杂区接触；所述第一凹槽、第二凹槽和外延层的个数分别为三个，三个外延层分别为第一外延层、第二外延层和第三外延层，所述第一外延层位于所述第一掺杂区中，所述第二外延层位于所述第二掺杂区中，所述第三外延层位于所述第三掺杂区中；所述第一外延层和所述第一掺杂区中具有第一离子，所述第二外延层和所述第二掺杂区中具有第二离子，所述第三外延层和所述第三掺杂区中具有第三离子，所述第一离子与所述第三离子的导电类型相同，所述第一离子与第二离子的导电类型相反。
相应的，本发明还提供一种由上述方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，所述刻蚀处理之后，进行所述预处理。由于所述预处理通过预处理气体对所述第一凹槽底部和侧壁进行处理，可以通过通入的预处理气体的流量及刻蚀时间对所述预处理过程进行控制，从而对所述第二凹槽的尺寸进行控制，进而能够对外延层的尺寸进行控制，改善所形成的半导体结构的性能。此外，由于所述预处理气体仅通过与第一凹槽底部和侧壁发生化学反应对第一凹槽底部和侧壁进行预处理，所述预处理气体的能量较低，从而不容易对第二凹槽侧壁造成损耗，进而能够形成结构完整的外延层。且对所述第一凹槽的侧壁和底部进行预处理，能够减少所述第一凹槽侧壁和底部的缺陷。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，所述预处理工艺使所述第二凹槽为“σ”型，且使所述第二凹槽侧壁的尖端靠近所形成晶体管的沟道，能够增加外延层对晶体管沟道的应力，从而能够增加晶体管沟道中载流子的迁移速率，改善所形成的半导体结构性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图6是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术的半导体结构及其形成方法存在诸多问题，包括：所形成的半导体结构性能较差。
现结合一种半导体结构的形成方法，分析导致所形成半导体结构性能较差的原因。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100；在所述衬底100上形成栅极结构110。
继续参考图1，对所述栅极结构110两侧的衬底100进行刻蚀，在所述栅极结构两侧的衬底100中凹槽121。
请参考图2，通过外延生长工艺在所述凹槽121中形成外延层120。
其中，形成所述凹槽121的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合。
为了使外延层120能够为pmos晶体管提供较大的沟道应力，形成所述凹槽121的工艺包括湿法刻蚀，使所述凹槽121为“σ”型。所述衬底100为单晶硅，单晶硅的(111)晶面原子密度比(100)晶面的原子密度大，从而使硅的(111)晶面的刻蚀较困难，硅的(111)晶面的刻蚀速率较低，从而湿法刻蚀能够使所述凹槽121呈“σ”型。然而，随着半导体结构尺寸的缩小，栅极结构110的宽度也减小，由于湿法刻蚀不容易控制，在形成所述凹槽121的过程中，栅极结构110两侧的凹槽容易穿通，导致所形成的半导体结构失效。
在其他方法中，还可以利用干法刻蚀形成所述凹槽121，干法刻蚀是利用具有高能量的等离子轰击栅极结构110两侧的衬底100，形成所述凹槽121。由于等离子体的能量较高，容易使所述凹槽121侧壁受损伤，导致在所述凹槽121中形成的外延层120的结构不完整，从而难以为晶体管沟道提供足够的应力。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；对所述衬底进行刻蚀处理，在所述衬底中形成第一凹槽；通过预处理气体对所述第一凹槽底部和侧壁进行预处理，形成第二凹槽，所述预处理气体用于与所述第一凹槽底部和侧壁发生化学反应；在所述第二凹槽中形成外延层。
其中，可以通过通入的预处理气体的流量及刻蚀时间对刻蚀过程进行控制，从而对所述第二凹槽的尺寸进行控制，进而能够对外延层的尺寸进行控制，改善所形成的半导体结构的性能。此外，由于所述预处理气体通过与第一凹槽底部和侧壁仅发生化学反应对第一凹槽底部和侧壁进行刻蚀，不容易对第二凹槽侧壁造成损耗，进而能够形成结构完整的外延层。对所述第一凹槽的侧壁和底部进行预处理，能够减小所述第一凹槽侧壁和底部的缺陷。因此，所述形成方法能够改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图6是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供衬底。
本实施例中，所述衬底包基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如：锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
具体的，所述基底200和鳍部201的材料为硅。在其他实施例中，所述基底和鳍部的材料还可以为锗或硅锗。
本实施例中，所述衬底用于形成pmos晶体管。在其他实施例中，所述衬底还可以用于形成电阻、二极管、三极管或nmos晶体管。
由于硅的(100)晶面的表面态密度较低，表面悬挂键较少，表面载流子的迁移率较高，从而有利于对所形成的晶体管开关状态的阈值电压进行控制，因此，本实施例中，所述基底200表面和所述鳍部201顶部表面的晶面指数为(100)。
本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构(图中未示出)，所述隔离结构覆盖所述鳍部201部分侧壁。
所述隔离结构用于实现鳍部201之间的隔离。
本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
本实施例中，所述形成方法还包括：在所述衬底上形成栅极结构210。在其他实施例中，所述衬底用于形成二极管或三级管，则可以不形成所述栅极结构。
具体的，本实施例中，所述栅极结构210横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。
本实施例中，所述栅极结构210包括：位于所述衬底表面的栅介质层；位于所述栅介质层上的栅极；位于所述栅极上的掩膜层；位于所述栅介质层、所述栅极、所述掩膜层侧壁表面的侧壁。
本实施例中，所述栅介质层的材料为氧化硅。
本实施例中，所述栅极的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为多晶锗。
本实施例中，所述掩膜层的材料为氮化硅、氮氧化硅或氧化硅。
本实施例中，所述侧墙的材料为氮化硅或氮氧化硅。
请参考图4，对所述衬底进行刻蚀处理，在所述衬底中形成第一凹槽211。
本实施例中，对所述栅极结构210两侧的鳍部201进行刻蚀处理，在所述栅极结构210两侧的鳍部201中形成第一凹槽211。
所述第一凹槽211后续用于形成第二凹槽。
所述刻蚀处理的速率较快，能够保证生产效率。
所述刻蚀处理的工艺为干法刻蚀工艺、湿法刻蚀中的一种或两种组合。具体的，本实施例中，所述刻蚀处理的工艺为各向异性干法刻蚀工艺。各向异性干法刻蚀具有很好的线宽控制，能够较容易地控制所述第二凹槽211的尺寸，从而能够避免所述栅极结构210两侧的第一凹槽211穿通。在其他实施例中，所述刻蚀处理的工艺还可以为各向同性干法刻蚀、各向同性湿法刻蚀、各向异性湿法刻蚀。
需要说明的是，干法刻蚀工艺是通过高能量的等离子体轰击所述衬底表面，在所述衬底中形成第一凹槽211。由于等离子体能量较高，所述第一凹槽211表面容易产生损伤。
本实施例中，所述第一凹槽211为“u”型凹槽。在其他实施例中，当所述刻蚀处理的工艺为各向同性干法刻蚀或各向同性湿法刻蚀时，所述第一凹槽还可以为碗型；当所述刻蚀处理的工艺为各向异性湿法刻蚀，或者干法刻蚀与各向异性湿法刻蚀的组合时，所述第一凹槽还可以为“σ”型凹槽。
为了防止所述栅极结构210两侧的第一凹槽211穿通，所述第一凹槽211的尺寸不易过大；如果所述第一凹槽211的尺寸过小，容易增加后续预处理的工艺难度。具体的，本实施例中，所述第一凹槽211的深度为40nm～50nm，所述第一凹槽211的宽度为45nm～55nm，例如50nm。
本实施例中，相邻的第一凹槽211侧壁与栅极侧壁的间距y为5nm～7nm。
请参考图5，通过预处理气体对所述第一凹槽211底部和侧壁进行预处理，形成第二凹槽212，所述预处理气体与所述第一凹槽211底部和侧壁发生化学反应。
由于所述预处理通过预处理气体对所述第一凹槽211底部和侧壁进行处理，可以通过通入的预处理气体的流量及刻蚀时间对预处理过程进行控制，从而对所述第二凹槽212的尺寸进行控制，进而能够对后续形成的外延层的尺寸进行控制，改善所形成的半导体结构的性能。此外，由于所述预处理气体通过与第一凹槽211底部和侧壁发生化学反应对第一凹槽211底部和侧壁进行刻蚀，所述预处理气体的能量较低，从而不容易对第二凹槽212侧壁造成损耗，进而能够形成结构完整的外延层。因此，所述形成方法能够改善所形成半导体结构的性能。
需要说明的是，所述基底200和所述鳍部201顶部表面的晶面指数为(100)。由于硅的(100)晶面的原子密度比(111)晶面的原子密度小，导致所述预处理气体对(100)晶面的处理速率大于(111)晶面的处理速率。因此，在对所述第一凹槽211侧壁和底部进行预处理之后，容易使所述第二凹槽212侧壁表面出现尖端213，进而使所述第二凹槽212成为“σ”型。“σ”型第二凹槽212有利于使后续形成的外延层结构完整，从而提高所形成的外延层的质量。
本实施例中，干法刻蚀具有很好的线宽控制，能够较容易地控制所述第二凹槽211的尺寸，从而能够避免所述栅极结构210两侧的第一凹槽211穿通。然而，所述预处理能够修复或去除所述第一凹槽211侧壁和底部的等离子体损伤。
所述预处理能够使所述第二凹槽212的尖端213距离所形成的晶体管沟道较近，从而能够增加后续形成的外延层对晶体管沟道施加的应力，进而增加沟道中载流子的迁移速率，改善所形成半导体结构的性能。
本实施例中，所述预处理气体包括hcl，hcl能够与硅反应，从而对所述第一凹槽211侧壁和底部进行预处理，形成第二凹槽212。
如果所述预处理气体的流量过大，容易使所述预处理的速率过快，从而不容易对所述预处理过程进行控制，进而容易使所述栅极结构210两侧的第二凹槽212穿通；如果所述预处理气体的流量过小，容易使所述预处理的速率过小，从而降低生产效率。具体的，所述预处理气体的流量为130sccm～170sccm，例如150sccm。
所述预处理的温度影响所述预处理气体与第一凹槽211侧壁和底部的反应速度。如果预处理的温度过低，预处理气体与第一凹槽211底部和侧壁的反应速率过小，容易降低处理效率；如果预处理的温度过高容易增加对预处理装置的要求。具体的，本实施例中，所述温度为650℃～850℃，例如750℃。
可以通过控制所述预处理的时间对所述第二凹槽212的尺寸进行控制，从而改善所形成半导体结构的性能。具体的，如果所述预处理的时间过短，容易使所述第二凹槽212的尺寸过小，影响所形成半导体结构的性能；如果所述预处理的时间过长，容易导致所述栅极结构210两侧的第二凹槽212穿通。具体的，本实施例中，所述预处理的时间为80s～220s，例如200s。
在其他实施例中，所述预处理气体为hcl和geh4的组合，hcl的流量为130sccm～170sccm，例如150sccm，geh4的流量为6.5sccm～8.5sccm，例如7.5sccm；预处理的温度为630℃～830℃，例如730℃；预处理的时间为20s～40sec，例如30s。
本实施例中，所述第二凹槽212的深度为45nm～55nm，具体的，所述第二凹槽212的深度为48nm，所述第二凹槽212侧壁尖端213到所述衬底表面的距离为18nm～22nm。在其他实施例中，所述预处理气体为hcl和geh4的组合，所述第二凹槽的深度为54nm。
本实施例中，所述栅极侧壁到相邻的尖端213的位移x以远离沟道中心为正，所述栅极侧壁到相邻的尖端213的位移x以靠近沟道中心为负。
本实施例中，所述栅极侧壁到相邻的尖端的位移x的绝对值小于5nm。具体的，所述栅极侧壁到相邻的尖端的位移x为-2nm。在其他实施例中，所述栅极侧壁到相邻的尖端的位移x为3nm。
请参考图6，在所述第二凹槽212中形成外延层220。
本实施例中，所述外延层220用做所形成的pmos晶体管的源漏掺杂区。在其他实施例中，所述外延层用于形成二极管，则所述外延层用做二极管的正极或负极。或者所述外延层用于形成三极管，则所述外延层用做三极管的集电极、发射极或基极。
本实施例中，所述外延层220的材料为硅锗。在其他实施例中，所述外延层用做nmos晶体管的源漏掺杂区，则所述外延层的材料为碳化硅。
硅锗的晶格常数大于硅的晶格常数，使所述外延层220能够为所形成的pmos晶体管沟道提供压应力，从而增加pmos晶体管中载流子的迁移速率，改善所形成半导体结构的性能。
由于所述第二凹槽212为“σ”型，能够在所述第二凹槽212中形成结构较完整的外延层220，从而能够使所述外延层220为晶体管沟道提供较大的应力，进而能够改善所形成半导体结构的性能。
本实施例中，通过外延生长工艺形成所述外延层220，并在所述外延生长工艺的过程中，对所述外延层220进行原位掺杂，在所述外延层220中掺入掺杂离子。
本实施例中，所述掺杂离子为p型离子，例如硼离子或bf2-离子。在其他实施例中，所述外层用于形成nmos晶体管，所述掺杂离子还可以为n型离子，例如磷离子或砷离子。
需要说明的是，本实施例是以形成mos晶体管为例进行说明的。在其他实施例中，本发明的形成方法还可以用于形成二极管或三极管。当所述形成方法用于形成二极管时，进行所述刻蚀处理之前，还包括：分别在所述衬底中形成第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区接触；所述第一凹槽、第二凹槽和外延层的个数分别为两个；所述两个外延层分别为第一外延层和第二外延层，所述第一外延层位于所述第一掺杂区中，所述第二外延层位于所述第二掺杂区中；所述第一外延层和所述第一掺杂区中具有第一离子，所述第二外延层和所述第二掺杂区中具有第二离子，所述第一离子与第二离子的导电类型相反。当所述形成方法用于形成三极管时，进行所述刻蚀处理之前，还包括：分别在所述衬底中形成第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区位于所述第一掺杂区和第三掺杂区之间；
所述第一凹槽、第二凹槽和外延层的个数分别为三个，三个外延层分别为第一外延层、第二外延层和第三外延层，所述第一外延层位于所述第一掺杂区中，所述第二外延层位于所述第二掺杂区中，所述第三外延层位于所述第三掺杂区中，所述第一掺杂区与所述第二掺杂区接触，所述第三掺杂区与所述第二掺杂区接触；所述第一外延层和所述第一掺杂区中具有第一离子，所述第二外延层和所述第二掺杂区中具有第二离子，所述第三外延层和所述第三掺杂区中具有第三离子，所述第一离子与所述第三离子的导电类型相同，所述第一离子与第二离子的导电类型相反。
综上，本发明实施例提供的半导体结构中，对所述第一凹槽的侧壁和底部进行预处理，能够减小所述第一凹槽侧壁和底部的缺陷。由于所述预处理气体通过与第一凹槽底部和侧壁发生化学反应对第一凹槽底部和侧壁进行刻蚀，所述预处理气体的能量较低，从而不容易对第二凹槽侧壁造成损耗，进而能够形成结构完整的外延层。因此，所述形成方法能够改善所形成半导体结构的性能。
本发明的实施例还提供一种由图3至图6所示的半导体结构的形成方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。