一种限定雪崩击穿点的屏蔽栅VDMOS器件的制作方法

本发明属于功率半导体技术领域，涉及一种屏蔽栅vdmos器件。

背景技术：

为了提高dmos的性能，国内外提出了浮岛单极器件和屏蔽栅(split-gate)等新型结构。浮岛单极器件通过在n-外延层中增加p型分压岛，从而漂移区的最大电场被分成两部分，在同样的外延层掺杂浓度下，击穿电压可以有所上升。而屏蔽栅vdmos可利用其第一层多晶层(shield)作为“体内场板”来降低漂移区的电场，所以屏蔽栅vdmos通常具有更低的导通电阻和更高的击穿电压。

非箝位感性负载下的开关过程(unclampedinductiveswitching，uis)通常被认为是功率dmos在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，uis过程中由于雪崩耐量低导致的器件失效已成为功率dmos最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量是衡量功率dmos抗uis能力的重要参数。

提高屏蔽栅器件的抗uis失效能力，目前普遍采用的方法是像普通功率dmos一样，通过减小寄生bjt管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生bjt管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率dmos的n+源区下的p-body区电阻的方式来无限降低寄生bjt基区电阻，因为这样会加大dmos器件的阈值电压(沟道开启电压)。

技术实现要素：

针对上述问题，本发明提供一种限定雪崩击穿点的屏蔽栅vdmos器件，在现有屏蔽栅vdmos器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在槽的中部。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶，使器件的uis能力降低。本发明提出的一种限定雪崩击穿点的屏蔽栅vdmos器件，在基本不影响屏蔽栅vdmos器件其他性能的情况下，既提高了屏蔽栅vdmos器件的耐压，又提高了屏蔽栅vdmos器件在非箝位电感负载应用中的可靠性(即抗uis失效能力)，使屏蔽栅vdmos器件的uis能力和耐压有一个较好的折中。

本发明技术方案如下：

一种限定雪崩击穿点的屏蔽栅vdmos器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极11；所述第一导电类型半导体掺杂漂移区3中具有槽栅和第二导电类型半导体体区8，所述第二导电类型半导体体区8位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区8的上部具有第二导电类型半导体掺杂接触区9和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极11接触，第一导电类型半导体掺杂源区10的侧面与槽栅直接接触；所述第二导电类型半导体掺杂接触区9的上表面与金属化源极11接触；所述槽栅的上表面与金属化源极11接触，槽栅中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极4下表面的结深大于第二导电类型半导体体区8下表面的结深；

其特征在于，所述槽栅中从上至下依次具有第三介质层61、第二介质层7和第三介质层61；所述控制栅电极4位于第三介质层61中，所述屏蔽栅电极5的上部位于第二介质层7中，下部位于第一介质层6中；所述屏蔽栅电极5的上表面和第三介质层61接触；所述屏蔽栅电极5的底部与第一介质层6接触；所述第二介质层7采用的材料的介电常数大于第一介质层6和第三介质层61采用的材料的介电常数。

进一步的，所述第一介质层6和第三介质层61采用相同的介质材料。

作为优选方式，所述第一介质层6可采用第四介质层12代替，所述第四介质层12采用低k介质材料。即所述第二介质层7采用的材料的介电常数大于第三介质层61采用的材料的介电常数，第三介质层61采用的材料的介电常数又大于第四介质层12采用的材料的介电常数。

作为优选方式，所述第一介质层6可采用第四介质层12代替，所述第四介质层12采用低k介质材料；所述第三介质层6可采用第五介质层13代替，所述第五介质层13采用介电常数低于第二介质层7的高k介质材料。即所述第二介质层7采用的材料的介电常数大于第五介质层13采用的材料的介电常数，第五介质层13采用材料的介电常数又大于第四介质层12采用的材料的介电常数。

本发明的有益效果为，在现有屏蔽栅vdmos器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在第二介质层7处。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶(第二导电类型半导体体区8处)，使器件的uis能力降低。本发明提出的一种限定雪崩击穿点的屏蔽栅vdmos器件，在基本不影响屏蔽栅vdmos器件其他性能的情况下，既提高了屏蔽栅vdmos器件的耐压，又提高了屏蔽栅vdmos器件在非箝位电感负载应用中的可靠性(即抗uis失效能力)。

附图说明

图1是实施例1提供的一种限定雪崩击穿点的屏蔽栅vdmos器件的剖面结构示意图；

图2是实施例1提供的一种限定雪崩击穿点的屏蔽栅vdmos器件外加反向电压时，槽栅处的纵向电场分布示意图；

图3是实施例2提供的一种限定雪崩击穿点的屏蔽栅vdmos器件的剖面结构示意图；

图4是实施例3提供的一种限定雪崩击穿点的屏蔽栅vdmos器件的剖面结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

一种限定雪崩击穿点的屏蔽栅vdmos器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极11；所述第一导电类型半导体掺杂漂移区3中具有槽栅、第二导电类型半导体体区8位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区8的上部具有第二导电类型半导体掺杂接触区9和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极11接触；所述第二导电类型半导体掺杂接触区9的上表面与金属化源极11接触；所述槽栅的上表面与金属化源极11接触，槽栅中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极4下表面的结深大于第二导电类型半导体体区8下表面的结深；所述控制栅电极4位于第三介质层61中，所述屏蔽栅电极5的上部位于第二介质层7中，下部位于第一介质层6中；所述屏蔽栅电极5的上表面和第三介质层61接触；所述屏蔽栅电极5的底部与第一介质层6接触；所述第二介质层7采用的材料的介电常数大于第一介质层6和第三介质层61采用的材料的介电常数。

上述技术方案，当所述第一导电类型半导体为n型半导体、第二导电类型半导体为p型半导体时，所述超结dmos器件为n沟道超结dmos器件；当所述第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体时，所述超结dmos器件为p沟道超结dmos器件。

以实施例1说明本发明的工作原理(以n沟道超结dmos器件为例)：

文献j.yedinak,d.probst,g.dolny,a.challa,j.andrews.optimizingoxidechargebalanceddevicesforunclampedinductiveswitching(uis).proceedingsofthe22thispsd,2010.中提到，雪崩击穿点的位置会影响屏蔽栅vdmos器件的雪崩耐量。优化的屏蔽栅vdmos的雪崩击穿发生在槽底，uis过程中温度相对较低，具有较好的uis能力。未优化的屏蔽栅vdmos其雪崩击穿发生在槽顶，uis过程中温度较高，uis能力差。可见屏蔽栅vdmos当雪崩击穿点的位置从槽顶向槽底移动，器件的uis能力会变好。

本发明所提供的一种限定雪崩击穿点的屏蔽栅vdmos器件，其反向阻断时的电极连接方式为：槽型栅电极4和金属化源极11短接且接零电位，金属化漏极1接正电位。当增大反向电压时，由于屏蔽栅5的存在，屏蔽栅5和n-漂移区3构成横向电场，n-漂移区3首先耗尽，承受反向电压。继续增大反向电压时，耗尽层边界将向靠近金属化漏极1一侧的n-漂移区3扩展以承受反向电压。此时如果介质层只采用一种介质材料，即第一介质层6和第二介质层7以及第三介质层61为同一种材料，则槽栅处的纵向电场在n-漂移区3与p型掺杂区8以及n-漂移区3与槽栅底部的界面处存在两个尖峰，如图2中虚线所示。而本发明采用的是变化的介质层结构，即第二介质层7采用的材料的介电常数大于第一介质层6和第三介质层61采用的材料的介电常数，第一介质层6和第三介质层61采用相同介电常数的材料，则此时体内槽栅处纵向电场分布的尖峰将出现在第一介质层6和第二介质层7的界面处，以及第三介质层61和第二介质层7的界面处，如图2中实线所示。通过采用不同介质材料，引入新的电场尖峰，能够限定雪崩击穿的位置，使电场峰值出现在第二介质层7处。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶(p型掺杂区8处)，使器件的uis能力降低。本发明提出的一种限定雪崩击穿点的屏蔽栅vdmos器件，在基本不影响屏蔽栅vdmos器件其他性能的情况下，即提高了屏蔽栅vdmos器件的耐压，又提高了屏蔽栅vdmos器件在非箝位电感负载应用中的可靠性(即抗uis失效能力)。

实施例2

如图3所示，本例的结构在实施例1的基础上，所述第一介质层6采用第四介质层12代替，所述第四介质层12采用低k介质材料。即所述第二介质层7采用的材料的介电常数大于第三介质层61采用的材料的介电常数，第三介质层61采用的材料的介电常数又大于第四介质层12采用的材料的介电常数。槽栅底部采用低k介质层，能进一步的提高器件的耐压。

实施例3

如图4所示，本例的结构在实施例1的基础上，所述第一介质层6采用第四介质层12代替，所述第四介质层12采用低k介质材料；所述第三介质层61采用第五介质层13代替，所述第五介质层13采用介电常数低于第二介质层7的高k介质材料。即所述第二介质层7采用的材料的介电常数大于第五介质层13采用的材料的介电常数，第五介质层13采用材料的介电常数又大于第四介质层12采用的材料的介电常数。槽栅底部采用低k介质层，能进一步的提高器件的耐压。控制栅电极4处采用高k介质材料，能保证栅对沟道有更好的控制。

制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代硅。