一种铁电薄膜晶体管及其制备方法与流程

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一种铁电薄膜晶体管及其制备方法与流程

本发明涉及一种晶体管及其制备方法,尤其是一种铁电薄膜晶体管及其制备方法。



背景技术:

电子信息产业对于扩大社会就业、推动经济增长、增强国际竞争力和维护国家安全具有极其重要的作用。存储器,作为信息计算和存储的基石,肩负着各国信息安全的重任,其发展所需的新材料、新结构和新工艺一直都被各半导体强国列入重点发展对象。铁电存储器是最具潜力的新型存储器之一,采用铁电薄膜作为存储介质,通过微电子工艺技术与半导体集成所制成的非挥发性存储器。与传统的存储器如Flash相比,铁电存储器具备高的读写速度、抗疲劳性能突出、低功耗以及优异的抗辐射性能等优点,已经在许多领域已经得到了应用。作为其组成单元的铁电场效应晶体管,则已经成为目前器件研究领域的重要研究课题。然而,传统铁电存储器存在的主要问题是:(1)FeRAM存储密度低,目前最大容量是128Mbit;(2)与硅工艺平台不兼容;一方面,由于传统钙钛矿结构的铁电薄膜材料中含有高化学活性重金属离子,而重金属离子是导致集成电路失效的一个致命的污染源;另一方面,传统铁电薄膜的制备温度较高,这在提高了工艺难度的同时,也增加了铁电薄膜与硅集成电路的交叉污染。目前交叉污染问题主要是通过建立铁电存储器专用生产线和增加工序保护元件衬底来解决。这种解决途径不仅提高了铁电存储器的研制门槛,而且还增加了芯片的制造成本。(3)FeFET的保持性能没有达到商业化要求。由于传统钙钛矿结构的铁电薄膜被直接制备于硅衬底上时,很容易在铁电薄膜材料与硅衬底之间形成缺陷非常多的界面层,界面缺陷会消耗铁电薄膜的极化电荷,导致FeFET的保持性能非常差。

铁电薄膜晶体管是采用铁电层替代普通薄膜晶体管中的绝缘层(SiO2、HfO2)而制备成1T结构的非挥发铁电存储器。薄膜晶体管根据栅电极的位置的不同分为底栅和顶栅两种结构,底栅结构因为制备工艺简单而为人们的青睐,铁电薄膜晶体管与商用的铁电存储器相比,具有单元结构和制备工艺简单,铁电薄膜层与氧化物半导体有源层的界面特性好,容易大面积集成,然而目前的铁电薄膜晶体管大多数还是采用传统PZT和SBT等铁电薄膜材料,一般要求膜厚超过60nm才显示出良好的铁电性能,另外薄膜晶体管的n型半导体沟道材料发展得到了很大的发展,但是现在P型器件的制备比较困难,有人通过掺杂H,N等元素的ZnO半导体制备的TFT呈现出了P型特性,也有探索掺杂Li制备P型TFT的研究,在过去的几年时间里,氧化物作为有源层的种类和TFT器件的制备工艺都有了重大的进步,P型晶体管制备困难限制了其应用领域,比如低功耗的的氧化物基的集成CMOS。



技术实现要素:

基于此,本发明的目的在于克服上述现有技术的不足之处而提供一种功耗低、绿色环保的铁电薄膜晶体管。

为实现上述目的,本发明所采取的技术方案为:一种铁电薄膜晶体管,包括:

衬底;

在所述衬底上形成的底栅电极;

在所述底栅电极上形成的铁电薄膜层;

在所述铁电薄膜层上形成的沟道层;

在所述沟道层上形成的源电极;

以及

在所述沟道层上且同所述源电极分离形成的漏电极。

优选地,所述铁电薄膜层由氧化铪基材料组成,所述氧化铪基材料为Zr掺杂HfO2材料、Si掺杂HfO2材料、Al掺杂HfO2材料、Y掺杂HfO2材料中的至少一种。

非中心对称的正交相氧化铪(或其掺杂系列)材料具有铁电性,氧化铪基铁电薄膜在10nm(甚至<10nm)仍可保持优异的铁电性,在130nm以下工艺节点及3D结构的铁电存储器方面展现了巨大的潜力。氧化铪基铁电材料与传统铁电材料相比,具有更高的热稳定性、绿色环保、介质层薄、可微型化能力强。

优选地,所述铁电薄膜层的厚度为5nm~30nm。此厚度的铁电薄膜层,能更好的形成具有铁电特性的正交相的氧化铪及其掺杂氧化铪。

优选地,所述衬底由硅材料组成。

优选地,所述底栅电极的厚度为80nm~120nm。

优选地,所述沟道层由氧化亚锡材料组成。半导体沟道材料采用高迁移率的p型SnO沟道,可以实现氧化物基CMOS的应用。

优选地,所述沟道层的厚度为10nm~18nm。沟道层在该厚度范围,能更好的形成具有p型的SnO。

优选地,所述源电极的厚度为60nm~80nm,所述漏电极的厚度为60nm~80nm。

同时,本发明还提供一种上述铁电薄膜晶体管的制备方法,包括如下步骤:

(1)利用磁控溅射工艺,在衬底上淀积栅金属,得到底栅电极;

(2)利用原子层淀积工艺,在步骤(1)中的底栅电极上淀积氧化铪基材料,得到铁电薄膜层;

(3)利用脉冲激光沉积工艺,在步骤(2)中的铁电薄膜层上进行外延生长,得到沟道层;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到半导体材料层,在半导体材料上制备源电极区域和漏电极区域,利用磁控溅射工艺,在步骤(3)所得沟道层上淀积栅金属,形成源电极和漏电极;

(5)通过光刻和刻蚀工艺,在半导体材料层形成沟道层图形和铁电薄膜层图形,得到所述铁电薄膜晶体管。

优选地,所述步骤(1)和步骤(4)中的栅金属为TiN或TaN。对于形成具有铁电特性的正交相的氧化铪及其掺杂氧化铪有利,且该金属和铁电材料的功函数匹配较好。

优选地,所述步骤(1)和步骤(4)中,磁控溅射工艺的温度为室温。有利于后面工艺中的氧化铪退火结晶形成具有铁电特性的正交相。

优选地,所述步骤(2)中,原子层淀积工艺的温度为200℃~300℃。此温度范围是氧化铪及其掺杂氧化铪工艺窗口温度,低于或高于该范围,不利于氧化铪及其掺杂氧化铪的附着生长。

优选地,所述步骤(3)中,脉冲激光沉积工艺(PLD)的温度为500℃~600℃。有利于形成具有p型的SnO。

优选地,所述步骤(4)和步骤(5)中的光刻工艺采用365nm i-线光致抗蚀剂。

相对于现有技术,本发明的有益效果为:

第一、由于本发明采用了氧化铪基铁电薄膜,其在10nm(甚至<10nm)仍可保持优异的铁电性,在130nm以下工艺节点及3D结构的铁电存储器方面展现了巨大的潜力,并且其禁带宽度大,从而不易漏电与击穿,从而降低晶体管工作时产生的功耗。

第二、由于本发明采用了SnO材料作为沟道材料,由于其特殊的电子结构,具有p型高迁移率的特性,薄膜晶体管的CMOS逻辑电路应用将大大提高。

第三、本发明晶体管的制备方法,与现有Si工艺兼容性好,并且无毒、无害、绿色环保、成分简单、热稳定性良好,均匀生长薄膜的工艺容易控制,可广泛应用于高性能、低功耗大规模存储集成电路中。

附图说明

图1为本发明所述铁电薄膜晶体管的一种剖面结构图;

图2为本发明所述铁电薄膜晶体管制作方法的一种流程图;

其中,1、衬底;2、底栅电极;3、铁电薄膜层;4、沟道层;5、源电极;6、漏电极。

具体实施方式

为更好的说明本发明的目的、技术方案和优点,下面将结合附图和具体实施例对本发明作进一步说明。

实施例1

本发明所述铁电薄膜晶体管的一种实施例,本实施例所述铁电薄膜晶体管的一种剖面结构图如附图1所示,包括:

衬底1;

在衬底1上形成的底栅电极2;

在底栅电极2上形成的铁电薄膜层3;

在铁电薄膜层3上形成的沟道层4;

在沟道层4上形成的源电极5;

以及

在沟道层4上且同源电极5分离形成的漏电极6。

铁电薄膜层3由氧化铪基材料组成,所述氧化铪基材料为Zr掺杂HfO2材料;铁电薄膜层3的厚度为10nm;衬底1由硅材料组成,底栅电极2的厚度为120nm;沟道层4由氧化亚锡材料组成,沟道层4的厚度为10nm;源电极5的厚度为80nm,漏电极6的厚度为80nm。

本实施例所述铁电薄膜晶体管的一种制备方法,包括如下步骤:

(1)利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为120nm的TiN,在衬底淀积底栅电极,图2(b)为淀积栅金属后的结果示意图;

(2)利用原子层淀积工艺,在温度为280℃,压强为15hPa的环境下,在步骤(1)中的底栅电极上淀积Zr掺杂HfO2,该铁电薄膜的厚度为10nm,图2(c)为淀积Zr掺杂HfO2铁电薄膜后的结果示意图;

(3)利用PLD脉冲激光沉积工艺在步骤(2)中沉积的Zr掺杂HfO2铁电薄膜上外延生长沟道层SnO,沉积温度500℃,压强0.1torr,厚度10nm,图2(d)为外延生长沟道层SnO后的结果示意图;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,在氧化物半导体上制备两个金属电极区域,所述的电极区域为源电极区域和漏电极区域,通过光刻形成电极区域利用磁控溅射工艺在步骤(3)中的氧化物沟道上形成源电极和漏电极,利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为80nm的TiN,在沟道SnO形成源漏电极,其中,光刻工艺采用365nm i-线光致抗蚀剂;

(5)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,通过对步骤(3)中的氧化物沟道,进行光刻和刻蚀形成氧化物半导体沟道的图形,对Zr掺杂HfO2进行光刻和刻蚀,进一步形成铁电材料的图形,完成晶体管的制作,图2(e)为薄膜晶体管制作完毕的结果示意图,其中,光刻工艺采用365nm i-线光致抗蚀剂。

实施例2

本发明所述铁电薄膜晶体管的一种实施例,本实施例所述铁电薄膜晶体管的一种剖面结构图如附图1所示,包括:

衬底1;

在衬底1上形成的底栅电极2;

在底栅电极2上形成的铁电薄膜层3;

在铁电薄膜层3上形成的沟道层4;

在沟道层4上形成的源电极5;

以及

在沟道层4上且同源电极5分离形成的漏电极6。

铁电薄膜层3由氧化铪基材料组成,所述氧化铪基材料为Si掺杂HfO2材料;铁电薄膜层3的厚度为5nm;衬底1由硅材料组成,底栅电极2的厚度为100nm;沟道层4由氧化亚锡材料组成,沟道层4的厚度为12nm;源电极5的厚度为60nm,漏电极6的厚度为60nm。

本实施例所述铁电薄膜晶体管的一种制备方法,包括如下步骤:

(1)利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为100nm的TaN,在衬底淀积底栅电极,图2(b)为淀积栅金属后的结果示意图;

(2)利用原子层淀积工艺,在温度为300℃、压强为15hPa的环境下,在步骤(1)中的底栅电极上淀积Si掺杂HfO2材料,该铁电薄膜的厚度为5nm,图2(c)为淀积Si掺杂HfO2铁电薄膜后的结果示意图;

(3)利用PLD脉冲激光沉积工艺在步骤2中沉积的Si掺杂HfO2铁电薄膜上外延生长沟道层SnO,沉积温度600℃,压强0.1torr,厚度12nm,图2(d)为外延生长沟道层SnO后的结果示意图;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,在氧化物半导体上制备两个金属电极区域,所述的电极区域为源电极区域和漏电极区域,通过光刻形成电极区域利用磁控溅射工艺在步骤(3)中的氧化物沟道上形成源电极和漏电极,利用磁控溅射工艺,设置溅射温度为300℃,淀积厚度为60nm的TaN,在沟道SnO形成源漏电极,其中,光刻工艺采用365nm i-线光致抗蚀剂;

(5)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,通过对步骤(3)中的氧化物沟道,进行光刻和刻蚀形成氧化物半导体沟道的图形,对Si掺杂HfO2进行光刻和刻蚀,进一步形成铁电材料的图形,完成晶体管的制作,图2(e)为薄膜晶体管制作完毕的结果示意图,其中,光刻工艺采用365nm i-线光致抗蚀剂。

实施例3

本发明所述铁电薄膜晶体管的一种实施例,本实施例所述铁电薄膜晶体管的一种剖面结构图如附图1所示,包括:

衬底1;

在衬底1上形成的底栅电极2;

在底栅电极2上形成的铁电薄膜层3;

在铁电薄膜层3上形成的沟道层4;

在沟道层4上形成的源电极5;

以及

在沟道层4上且同源电极5分离形成的漏电极6。

铁电薄膜层3由氧化铪基材料组成,所述氧化铪基材料为Al掺杂HfO2材料;铁电薄膜层3的厚度为20nm;衬底1由硅材料组成,底栅电极2的厚度为120nm;沟道层4由氧化亚锡材料组成,沟道层4的厚度为15nm;源电极5的厚度为80nm,漏电极6的厚度为80nm。

本实施例所述铁电薄膜晶体管的一种制备方法,包括如下步骤:

(1)利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为120nm的TiN,在衬底淀积底栅电极,图2(b)为淀积栅金属后的结果示意图;

(2)利用原子层淀积工艺,在温度为280℃、压强为15hPa的环境下,在步骤(1)中的底栅电极上淀积Al掺杂HfO2材料,该铁电薄膜的厚度为20nm,图2(c)为淀积Al掺杂HfO2铁电薄膜后的结果示意图;

(3)利用PLD脉冲激光沉积工艺在步骤2中沉积的Al掺杂HfO2铁电薄膜上外延生长沟道层SnO,沉积温度500℃,压强0.1torr,厚度15nm,图2(d)为外延生长沟道层SnO后的结果示意图;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,在氧化物半导体上制备两个金属电极区域,所述的电极区域为源电极区域和漏电极区域,通过光刻形成电极区域利用磁控溅射工艺在步骤(3)中的氧化物沟道上形成源电极和漏电极,利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为80nm的TiN,在沟道SnO形成源漏电极,其中,光刻工艺采用365nm i-线光致抗蚀剂;

(5)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,通过对步骤(3)中的氧化物沟道,进行光刻和刻蚀形成氧化物半导体沟道的图形,对Al掺杂HfO2进行光刻和刻蚀,进一步形成铁电材料的图形,完成晶体管的制作,图2(e)为薄膜晶体管制作完毕的结果示意图,其中,光刻工艺采用365nm i-线光致抗蚀剂。

实施例4

本发明所述铁电薄膜晶体管的一种实施例,本实施例所述铁电薄膜晶体管的一种剖面结构图如附图1所示,包括:

衬底1;

在衬底1上形成的底栅电极2;

在底栅电极2上形成的铁电薄膜层3;

在铁电薄膜层3上形成的沟道层4;

在沟道层4上形成的源电极5;

以及

在沟道层4上且同源电极5分离形成的漏电极6。

铁电薄膜层3由氧化铪基材料组成,所述氧化铪基材料为Y掺杂HfO2材料;铁电薄膜层3的厚度为30nm;衬底1由硅材料组成,底栅电极2的厚度为80nm;沟道层4由氧化亚锡材料组成,沟道层4的厚度为18nm;源电极5的厚度为70nm,漏电极6的厚度为70nm。

本实施例所述铁电薄膜晶体管的一种制备方法,包括如下步骤:

(1)利用磁控溅射工艺,设置溅射温度为室温、淀积厚度为80nm的TiN,在衬底淀积底栅电极,图2(b)为淀积栅金属后的结果示意图;

(2)利用原子层淀积工艺,在温度为200℃、压强为15hPa的环境下,在步骤(1)中的底栅电极上淀积Y掺杂HfO2材料,该铁电薄膜的厚度为30nm,图2(c)为淀积Y掺杂HfO2铁电薄膜后的结果示意图;

(3)利用PLD脉冲激光沉积工艺在步骤(2)中沉积的Y掺杂HfO2铁电薄膜上外延生长沟道层SnO,沉积温度550℃,压强0.1torr,厚度18nm,图2(d)为外延生长沟道层SnO后的结果示意图;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,在氧化物半导体上制备两个金属电极区域,所述的电极区域为源电极区域和漏电极区域,通过光刻形成电极区域利用磁控溅射工艺在步骤(3)中的氧化物沟道上形成源电极和漏电极,利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为70nm的TaN,在沟道SnO形成源漏电极,其中,光刻工艺采用365nm i-线光致抗蚀剂;

(5)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,通过对步骤(3)中的氧化物沟道,进行光刻和刻蚀形成氧化物半导体沟道的图形,对Y掺杂HfO2进行光刻和刻蚀,进一步形成铁电材料的图形,完成晶体管的制作,图2(e)为薄膜晶体管制作完毕的结果示意图,其中,光刻工艺采用365nm i-线光致抗蚀剂。

实施例5

本发明所述铁电薄膜晶体管的一种实施例,本实施例所述铁电薄膜晶体管的一种剖面结构图如附图1所示,包括:

衬底1;

在衬底1上形成的底栅电极2;

在底栅电极2上形成的铁电薄膜层3;

在铁电薄膜层3上形成的沟道层4;

在沟道层4上形成的源电极5;

以及

在沟道层4上且同源电极5分离形成的漏电极6。

所述铁电薄膜层3由氧化铪基材料组成,所述氧化铪基材料为Zr掺杂HfO2材料、Y掺杂HfO2材料的混合物(质量比1:1);铁电薄膜层3的厚度为15nm;衬底1由硅材料组成,底栅电极2的厚度为120nm;沟道层4由氧化亚锡材料组成,沟道层4的厚度为15nm;源电极5的厚度为80nm,漏电极6的厚度为80nm。

本实施例所述铁电薄膜晶体管的一种制备方法,包括如下步骤:

(1)利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为120nm的TiN,在衬底淀积底栅电极,图2(b)为淀积栅金属后的结果示意图;

(2)利用原子层淀积工艺,在温度为280℃,压强为15hPa的环境下,在步骤(1)中的底栅电极上淀积Zr掺杂HfO2材料、Y掺杂HfO2材料,该铁电薄膜的厚度为15nm,图2(c)为淀积Zr掺杂HfO2材料、Y掺杂HfO2材料铁电薄膜后的结果示意图;

(3)利用PLD脉冲激光沉积工艺在步骤(2)中沉积的Zr掺杂HfO2材料、Y掺杂HfO2材料铁电薄膜上外延生长沟道层SnO,沉积温度500℃,压强0.1torr,厚度15nm,图2(d)为外延生长沟道层SnO后的结果示意图;

(4)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,在氧化物半导体上制备两个金属电极区域,所述的电极区域为源电极区域和漏电极区域,通过光刻形成电极区域利用磁控溅射工艺在步骤(3)中的氧化物沟道上形成源电极和漏电极,利用磁控溅射工艺,设置溅射温度为室温,淀积厚度为80nm的TiN,在沟道SnO形成源漏电极,其中,光刻工艺采用365nm i-线光致抗蚀剂;

(5)通过光刻和刻蚀工艺,把光刻板上的图形转移到对应材料层,通过对步骤(3)中的氧化物沟道,进行光刻和刻蚀形成氧化物半导体沟道的图形,对Zr掺杂HfO2材料、Y掺杂HfO2材料进行光刻和刻蚀,进一步形成铁电材料的图形,完成晶体管的制作,图2(e)为薄膜晶体管制作完毕的结果示意图,其中,光刻工艺采用365nm i-线光致抗蚀剂。

最后所应当说明的是,以上实施例仅用以说明本发明的技术方案而非对本发明保护范围的限制,尽管参照较佳实施例对本发明作了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或者等同替换,而不脱离本发明技术方案的实质和范围。

再多了解一些
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