本发明涉及一种封装结构及其制作方法，特别是涉及一种面板级封装结构及其制作方法。
背景技术：
在电子元件封装技术中，晶圆级扇出型封装结构(fan-out wafer level package，FOWLP)是将电子元件制作于晶圆上，进行封装与切割。然而，由于现今常见的大尺寸晶圆的直径仅约300毫米(mm)，因此在晶圆上能同时制作封装的电子元件数量有限，业界仍需积极开发取代晶圆级封装的技术。
再者，在传统扇出型封装结构的制程中，较成熟的技术是先在例如晶圆的载体上设置电子元件，再于电子元件上设置重布线层。其中，为了提高产品合格率，在制造过程中一般会先排除具有瑕疵的电子元件，再使用合格的电子元件制作封装体，于电子元件上形成重布线层等后续其他加工制程。然而，若在后续制程中发生缺陷，则会导致已封装好的合格电子元件必须连同整个封装体一起报废，造成原料与元件的浪费，提高制造成本，因此传统电子元件封装方法仍有待进一步改善。
技术实现要素：
本发明的目的在于：提供一种封装结构及其制作方法，解决现有技术中存在的上述技术问题。
为实现上述目的，本发明采用的技术方案是：
一种封装结构，其特征在于，包括：
一重布线层，该重布线层具有一第一布线区与一第二布线区，该第二布线区邻设于该第一布线区；
至少一接合电极，设于该重布线层的一第一表面；以及
至少一测试电极，设于该第一表面；
其中，该接合电极与该第一布线区重叠，该测试电极与该第二布线区重叠。
所述的封装结构，其中，还包括：
一焊接层，位于该重布线层的一第二表面，该第二表面相对于该第一表面设置，该焊接层包括数个导电垫，该数个导电垫彼此分离；
其中，该数个导电垫的至少其中一个电连接该接合电极与该测试电极的其中一个。
所述的封装结构，其中，还包括：
复数个锡球，电连接该数个导电垫。
所述的封装结构，其中，还包括：
一电子元件，电连接该接合电极。
所述的封装结构，其中，还包括：
一接合材，设置在该电子元件与该接合电极之间。
所述的封装结构，其中，该重布线层还包括：
复数介电层与复数图案化导电层，该介电层具有复数通孔，部分该图案化导电层位于该通孔内。
一种封装结构，其中，包括：
一重布线层，具有一第一表面、与该第一表面相对设置的一第二表面，以及至少一侧壁连接该第一表面与该第二表面；
至少一接合电极，设于该重布线层的该第一表面；以及
一焊接层，设置于该重布线层的该第二表面，该焊接层包括复数个导电垫，该数个导电垫彼此分离；
其中，该重布线层的该侧壁曝露该数个导电垫的至少其中一个。
所述的封装结构，其中，还包括：
一电子元件，电连接该接合电极。
所述的封装结构，其中，还包括：
一接合材，设置在该电子元件与该接合电极之间。
所述的封装结构，其中，还包括：
复数个锡球，电连接该数个导电垫。
所述的封装结构，其中，该重布线层还包括：
复数介电层与复数图案化导电层，该介电层具有复数通孔，部分该图案化导电层位于该通孔内。
一种封装结构的制作方法，其中，包括：
提供一基板，该基板在任一方向上的宽度至少为400毫米(mm)；
在该基板上形成一离型层；
在该离型层上形成图案化的一焊接层，该焊接层包括复数个彼此分离的导电垫；
在该离型层及该数个导电垫上形成一重布线层，该重布线层具有一第一表面，该第一表面位于该重布线层相对于该离型层的一侧，该重布线层在该第一表面设有至少一接合电极；
在该重布线层的该第一表面接合至少一电子元件，该电子元件电连接该接合电极；
在该重布线层的该第一表面形成一封胶层；
进行一分离步骤，以使该离型层与该基板自该重布线层与该焊接层分离；以及
在该数个导电垫上分别形成一锡球。
所述的封装结构的制作方法，其中，还包括在形成该重布线层之后以及在接合该电子元件之前，先以探针接触该接合电极，以对该重布线层进行测试。
所述的封装结构的制作方法，其中，该重布线层的该第一表面设有至少一测试电极，该至少一测试电极邻设于该至少一接合电极，其中，至少部分该至少一接合电极与该电子元件重叠。
所述的封装结构的制作方法，其中，还包括在形成该重布线层之后以及在接合该电子元件之前，先以探针分别接触该接合电极与该测试电极，以进行测试。
所述的封装结构的制作方法，其中，还包括在接合该电子元件之后以及在形成该封胶层之前，先以探针电连接该测试电极而进行测试。
所述的封装结构的制作方法，其中，在使该离型层与该基板自该重布线层与该焊接层分离之后，移除该至少一测试电极。
所述的封装结构的制作方法，其中，该制作方法还包括在形成锡球之后，进行一切割制程以形成至少一封装结构，其中该切割制程会使该测试电极以及设置有该测试电极的部分该重布线层自该封装结构分离，并在该封装结构的侧壁中曝露部分该导电垫。
所述的封装结构的制作方法，其中，该制作方法还包括在形成锡球之后，进行一切割制程以形成至少一封装结构，且该封装结构包括复数个具有不同或相同积体电路的电子元件。
所述的封装结构的制作方法，其中，形成该重布线层的步骤包括：
在该离型层上形成一介电层；
在该介电层中形成复数个通孔；
在该介电层上形成一导电层，其中该导电层包括填入该复数个通孔中；以及
对该导电层进行一图案化制程，以形成该图案化导电层。
与现有技术相比较，本发明具有的有益效果是：本发明封装结构及其制作方法是以重布线层先行(RDL-first)的制程来制作面板级封装体(fan-out panel level package，FOPLP)，并搭配第二布线区的测试垫与测试导线的设置，可以在制程不同阶段对重布线层、电子元件接合情况、测试垫等进行个别或整体的电性与功能测试，以在制程中先行排除缺陷元件，或者对不良品进行修复，以避免后续制程与材料耗费在缺陷元件上。根据本发明方法所制作出的封装结构会具有特殊结构，例如在保留第二布线区的封装结构中，包含测试电极的测试导线会贯穿整个重布线层，其底部可能会具有测试垫，或是在移除测试垫的情况中曝露出测试导线，而在切除第二布线区的封装结构中，焊接层会曝露于封装结构的侧壁表面。
附图说明
图1至图7为本发明封装结构的制作方法的第一实施例的制程示意图。
图8至图13为本发明封装结构的制作方法的第二实施例的制程示意图。
图14为本发明封装结构的第二实施例的俯视示意图。
图15为本发明封装结构及其制作方法的第二实施例的变化实施例的剖面示意图。
图16为图15所示封装结构的俯视示意图。
图17与图18分别为本发明封装结构及其制作方法的第二实施例的另一变化实施例的制程示意图与剖面示意图。
图19为本发明封装结构的制作方法的第三实施例的制程示意图。
图20为本发明封装结构的制作方法的流程示意图。
附图标记说明：100、100’、200、200’、200”封装结构；110基板；112离型层；210焊接层；212导电垫；214图案化导电层；2141重布导线；2141’接合电极；216介电层；216a通孔；218接合材；220测试垫；222测试导线；2221测试电极；230、2301、2302电子元件；232接合垫；234封胶层；240锡球；300测试机台；302导线；310、312、314探针；RDL重布线层；L1第一重布线层；L2第二重布线层；L3第三重布线层；D1、D2切割线；R1第一布线区；R2第二布线区；S1第一表面；S2第二表面；SL1、SL2、SL3、SL4侧壁；PR光阻层；UT封装结构单元；S102～S118、S202～206步骤。
具体实施方式
为使本领域技术人员能更进一步了解本发明，以下特列举本发明的实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关的元件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的元件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。
再者，当在本说明书中使用术语“包括”和/或“具有”时，其指定了所述特征、区域、步骤、操作和/或元件的存在，但并不排除一个或多个其他特征、区域、步骤、操作、元件和/或其组合的存在或增加。当诸如层或区域的元件被称为在另一元件(或其变型)“上”或延伸到另一元件“上”时，它可以直接在另一元件上或直接延伸到另一元件上，或者两者之间还可以存在插入的元件。另一方面，当称一元件"直接在"另一元件(或其变型)上或者"直接"延伸到另一元件“上”时，两者间不存在插入元件。并且，当一元件被称作“耦接”到另一元件(或其变型)时，它可以直接连接到另一元件或通过一或多个元件间接地连接(例如，电性连接)到另一元件。
须知悉的是，以下所举的数个实施例可以在不脱离本发明的精神下，将数个实施例中的特征进行替换、重组、混合以完成其他实施例。
请参考图1到图7，图1到图7为本发明封装结构的制作方法的第一实施例的制程示意图，并以剖视方式表示出各元件结构。如图1所示，本发明封装结构的制作方法包括先提供一基板110，在本实施例中，基板110在任一方向上的宽度至少为400毫米(mm)，且为矩形或方形基板。举例而言，基板110为长度650至2500毫米(mm)且宽度为550至2200毫米(mm)的玻璃基板，例如：550毫米(mm)(长)X650毫米(mm)(宽)的基板或600毫米(mm)(长)X720毫米(mm)(宽)的基板，但不以此为限，基板110也可具有其他大于550毫米(mm)的尺寸，其中，本实施例的基板110尺寸为600毫米(mm)x720毫米(mm)，但不以此为限。接着，于基底110上形成离型层112，然后在离型层112上形成图案化的焊接层210，其中焊接层210包括复数个彼此分离的导电垫212。图案化焊接层210的制作方法例如先在离型层112上全面形成一导电层(图未示)，其举例包含金属材料，然后对导电层进行微影暨蚀刻等图案化制程，以形成导电垫212。
请参考图2，接着于离型层112及导电垫212上形成重布线层RDL，其中重布线层RDL包含至少一图案化导电层214、至少一介电层216与至少一通孔216a，也即重布线层RDL可包含复数个介电层216与对应的复数个图案化导电层214及通孔216a，以使线路重布。举例而言，如本实施例的图2所示，重布线层RDL可具有第一重布线层L1、第二重布线层L2以及第三重布线层L3，且第一重布线层L1、第二重布线层L2以及第三重布线层L3分别具有一图案化导电层214、一介电层216及复数贯穿介电层216且连接图案化导电层214的通孔216a，但不以此为限。其中，形成第一重布线层L1的步骤包含于离型层112上形成第一层介电层216，于第一层介电层216中形成一或复数个通孔216a以曝露出导电垫212，然后于第一层介电层216上形成一导电层(未绘示)，并使导电层填入通孔216a中而与导电垫212接触，接着再图案化该导电层以形成一图案化导电层214，其中图案化导电层214包括复数条重布导线2141，而本实施例的各导电垫212分别对应并电连接于其中一条重布导线2141，但不以此为限。接着，以类似的制程制作第二重布线层L2，例如在第一重布线层L1上形成第二层介电层216，在第二层介电层216中形成复数个通孔216a，曝露出第一重布线层L1表面的重布导线2141。然后在第二层介电层216上形成一第二层导电层(未绘示)，使第二层导电层填入第二层介电层216的通孔216a中，接着图案化第二层导电层，而形成第二重布线层L2的图案化导电层214，其同样包括复数条重布导线2141，通过第二重布线层L2的通孔216a而与第一重布线层L1中对应的重布导线2141接触并电连接。第三重布线层L3的制程类似，不再赘述。如图2所示，重布线层RDL具有第一表面S1以及第二表面S2。其中，第一表面S1位于重布线层RDL相反于离型层112的一侧，而第二表面S2为重布线层RDL相反于第一表面S1的一表面，也即第二表面S2相对第一表面S1设置，也就是重布线层RDL与离型层112相接触的表面，且焊接层210位于重布线层RDL的第二表面S2。需注意的是，在本实施例中，最上层的第三重布线层L3可用来与之后设置的电子元件接合，因此第三重布线层L3可视为一接合层，而第三重布线层L3的重布导线2141具有至少一接合电极2141’，此接合电极2141’曝露于重布线层RDL的第一表面S1，也可视为设置在重布线层RDL的第一表面S1，用来与电子元件接合，而电子元件可以为晶片(chip)、处理器(processor)、晶粒(die)、积体电路(IC)或其他主/被动元件相关的元件。在本实施例中，至少一个导电垫212电连接于其中一个接合电极2141’。
请参考图3，在形成重布线层RDL之后以及在接合电子元件之前，可选择性地进行第一阶段测试：以探针310直接接触接合电极2141’，以对重布线层RDL进行短路测试。例如提供包含复数个探针310的测试机台300，其中各探针310经由导线302而电连接于测试机台300，并使各接合电极2141’分别与一个探针310接触以使两者电连接，然后利用测试机台300分别对重布线层RDL的各重布导线2141进行短路测试，以确认重布线层RDL是否有缺陷。
由于本发明为一重布线层先行(RDL-first)的制程，也即先在基板110上形成重布线层RDL，再于此重布线层RDL上接合电子元件，因此可以在电子元件接合在重布线层RDL上之前先对重布线层RDL进行测试。凭借进行此短路测试，可以得知重布线层RDL的制作合格率，并以此对重布线层RDL加以修复或是排除合格率不佳的部分重布线层RDL。接着，根据短路路测试结果，对通过检测的重布线层RDL进行后续制作，如此排除最后制作出的封装结构因重布线层RDL缺陷而降低产品合格率，进而提升本发明封装结构的整体制作合格率与减少后续材料的浪费。
接着请参考图4，对重布线层RDL进行第一阶段短路测试后，于重布线层RDL的第一表面S1接合至少一电子元件2301、2302。在本实施例中，经由电子元件2301、2302的至少一接合垫232而连接到接合电极2141’，且接合电极2141’表面可以具有接合材218，设置在电子元件2301、2302与接合电极2141’之间。详细而言，在接合电子元件2301、2302之前，可先于各接合电极2141’上形成接合材218，然后利用电子元件2301、2302的接合垫232与接合材218接合(例如以共晶方式)，以电连接于各接合电极2141’，其中接合材218举例如锡、镍金或是镍钯金，接合垫232举例包括锡、镍、金或合金等材料，但不以此为限。例如，在其他实施例中，也可利用锡球而接合电子元件2301、2302与重布线层RDL。需注意的是，本实施例系以提供具有两种不同积体电路的电子元件2301与2302为例，以表示在在此制程中，可以在重布线层RDL上接合不限于一种的电子元件，换言之，所接合的电子元件可具有相同或不相同的积体电路，可依产品需要而在此制程中同时接合一种或多种电子元件以及任意数量的电子元件。
请参考图5，接着于重布线层RDL第一表面S1形成一封胶层234，在本实施例中，封胶层234主要设于电子元件2301、2302的外侧，大体上没有覆盖电子元件2301、2302的上表面，但本发明不以此为限，在变化实施例中，封胶层234也可覆盖电子元件2301、2302的上表面。接着，进行一分离步骤，以使离型层112与基板110自重布线层RDL与焊接层210分离，曝露出重布线层RDL第二表面S2的导电垫212。举例而言，由于离型层112具有暂时接着的效果，因此分离步骤可以经由以雷射光照射离型层112以使其解黏，再使离型层112与基板110自重布线层RDL剥离，但不以此为限。分离制程后，可选择性地进行一清洗制程。
然后如图6所示，可选择性地进行第二阶段检测，对接合电子元件2301、2302的封装体进行开路测试、短路测试及功能测试。第二阶段检测可包括以探针310接触曝露出的导电垫212来进行上述测试。详细而言，可利用测试机台300经由导线302电连接复数个探针310，并使探针310分别接触并电连接各个导电垫212，以此进行测试。值得一提的是，本实施例的封装结构的制作方法可以在锡球接合在导电垫212上之前先测试重布线层RDL与电子元件2301和电子元件2302接合之后的整体电性合格率，并以此选择性地对封装体进行修复或是排除缺陷产品，以避免将制程与材料花费在缺陷产品上。
请参考图7，在第二阶段测试后，于各导电垫212上分别形成一锡球240。接着，进行一切割制程以形成至少一封装结构，其中切割制程可以雷射切割、轮刀切割或冲击切割(punch)方式进行，但不以此为限。切割制程可以根据需求而选择切割位置，例如仅沿着切割线D1或切割线D2切割，或是同时沿着切割线D1及切割线D2切割，但不以此为限。如图7所示，若沿着切割线D1切割，可制作出封装结构100，其同时包含电子元件2301与电子元件2302，若同时沿着切割线D1及切割线D2切割，则会制作出封装结构100’，且各封装结构100’仅包含一个电子元件2301或一个电子元件2302。换句话说，本发明的封装结构100、100’可以具有任意数量的电子元件，且单一封装结构100、100’中的数个电子元件可以彼此相同或不相同。
本发明的封装结构及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，且各实施例之间可以互相混合搭配使用，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参考图8至图13，图8至图13为本发明封装结构的制作方法的第二实施例的制程示意图。如图8所示，类似于本发明第一实施例，在封装结构制作方法的第二实施例中，依序在基板110上形成离型层112与重布线层RDL，然而本实施例与第一实施例的不同处在于，会依据欲制作出的各封装体范围而在基板110上定义出各封装结构单元UT的第一布线区R1与第二布线区R2，其中第二布线区R2设置于第一布线区R1的外侧，且导电垫212、部分介电层216以及重布导线2141位于第一布线区R1内。需注意的是，本实施例也可视为重布线层RDL具有第一布线区R1与第二布线区R2。此外，在本实施例中，第二布线区R2设置于第一布线区R1外围且环绕第一布线区R1，但不以此为限。此外，在形成焊接层210时，会同时于第二布线区R2形成测试垫220，其直接与其中一个导电垫212直接连接接触，以彼此电连接。再者，在制作重布线层RDL的图案化导电层214时，会同时于第二布线区R2制作测试导线222，并使测试导线222贯穿整个重布线层RDL且具有至少一测试电极2221曝露于重布线层RDL的第一表面S1，同时对应且电连接于测试垫220。换句话说，本实施例的测试电极2221设于重布线层RDL的第一表面S1，与第二布线区R2重叠，而接合电极2141’与第一布线区R1重叠。在本实施例中，至少一个导电垫212电连接于接合电极2141’与测试电极2221的其中一个。
在制作完重布线层RDL后以及接合电子元件之前，可选择性地进行第一阶段测试，对重布线层RDL进行测试。其中，测试机台300经由一组探针310分别接触并电连接接合电极2141’，并经由另一组探针312分别接触并电连接测试电极2221，以此进行短路测试与开路测试。根据不同制程中的需求与测试机台300的设计，测试机台300可以对单一封装结构单元UT进行测试，或同时对复数个封装结构单元UT进行测试。需注意的是，由于在本实施例中，各封装结构单元UT具有第二布线区R2，且第二布线区R2设有测试垫220与包含测试电极2221的测试导线222，因此可利用测试机台300的探针310、312对重布线层RDL中的各组线路进行完整的开路测试，能够有效检测线路的传导与电性效果。再者，单一封装结构单元UT中并不限只有一个测试垫220与一条测试导线222，例如可同时包含数条对应于各组重布导线2141的测试导线222与测试电极2221，以在第一阶段测试中分别对各组重布导线2141进行测试。类似于第一实施例，本发明为一重布线层先行(RDL-first)制程，在电子元件接合在重布线层RDL上之前先进行第一阶段测试，可得知重布线层RDL的制作合格率，以排除有缺陷的封装结构单元UT，避免后续制程与材料的浪费。
请参考图9，接着于重布线层RDL的第一表面S1接合至少一电子元件230，经由电子元件230的至少一接合垫232而连接到对应的接合电极2141’。其中，各封装结构单元UT可具有一个或数个相同或不相同的电子元件230，本实施例仅绘示出一个电子元件230以作为代表。然后如图10所示，在接合电子元件230之后以及在形成封胶层234之前，进行第二阶段测试，以探针312通过包含测试电极2221的测试导线222而进行短路测试、开路测试以及功能测试。详细而言，测试机台300可经由探针312直接接触测试电极2221上的接合材218以电连接到测试导线222而进行测试。值得一提的是，本阶段测试可以在形成封胶层234之前，先测试重布线层RDL与电子元件230接合后的电性合格率，例如利用功能测试来确认电子元件230与重布线层RDL中各重布导线2141的电性运作效果，以排除合格率不佳的封装结构单元UT。
请参考图11，于接合电子元件230后，在重布线层RDL的第一表面S1形成封胶层234，然后进行一分离步骤，使离型层112与基板110自重布线层RDL与焊接层210分离，例如先使离型层112解粘，再以剥除方式移除离型层112与基板110，但不以此为限。接着，可选择性地进行第三阶段测试，利用测试机台300以探针314分别接触各测试垫220或导电垫212，以进行短路测试、开路测试以及功能测试。此阶段测试可以在锡球240制作于导电垫212上之前先测试重布线层RDL与电子元件230接合后的电性表现，以了解整个封装结构单元UT的合格率。
请参考图12及图13，接着于各导电垫212上分别形成一锡球240。然后，进行一切割制程以形成至少一封装结构200。其中，切割制程可以根据需求而选择切割位置。本实施例系以切割线D1位置进行切割制程为例，使设置有测试电极2221或测试导线222的部分重布线层RDL以及测试垫220自封装结构200分离，也即将第二布线区R2切除而留下第一布线区R1，以形成至少一封装结构200，如图13所示。需注意的是，由于在切除制程中会移除测试垫220，因此会使连接于测试垫220的导电垫212被曝露于封装结构200的侧壁SL1、SL2，也即，从封装结构200的侧壁SL1、SL2表面可以看到被曝露的焊接层210。
请参考图14，图14为本发明封装结构200的第二实施例的俯视示意图，其中例(A)、例(B)及例(C)分别表示三种变化实施例中焊接层210曝露的情况。如前所述，在沿切割线D1切除第二布线区R2后，至少其中一个导电垫212会曝露于重布线层RDL的至少其中一个侧壁表面，并且，导电垫212曝露于重布线层RDL的侧壁的位置与数量大体上会与原来第二布线区R2中测试导线222(包括测试电极2221)与测试垫220的设计位置有关。在图14的例(A)中，导电垫212或焊接层210会由封装结构200的左、右两侧侧壁SL1、SL2(或称横向侧壁)曝露；在例(B)中，焊接层210曝露于封装结构200的左、右侧侧壁SL1、SL2与上、下侧侧壁SL3、SL4(或称纵向侧壁)，其中有部分导电垫212会由横向侧壁延伸至纵向侧壁；在图14的例(C)中，导电垫212仅曝露在上、下侧侧壁SL3、SL4表面。需注意的是，本发明焊接层214被曝露的位置并不以图14为限，例如导电垫212可不以对称方式曝露于纵向侧壁或横向侧壁，或者可以仅曝露于侧壁SL1、SL2、SL3、SL4的其中一者表面。并且，为了突显导电垫212被曝露的位置，图14绘示出的导电垫212凸出于侧壁SL1、SL2、SL3、SL4，然而，实际上依据本发明制作方法所制作出的封装结构200的各侧壁SL1、SL2、SL3、SL4应大体上具有平顺的表面，也即被曝露出的焊接层214会分别与所在的侧壁SL1、SL2、SL3、SL4表面大体上切齐。
请参考图15与图16，图15为本发明封装结构及其制作方法的第二实施例的变化实施例的剖面示意图，图16为图15所示封装结构的俯视示意图。本变化实施例是以图12的切割线D2进行切割制程，因此形成图15所示的封装结构200’。由于本变化实施例的切割制程不会将第二布线区R2切除，因此封装结构200’仍会保留测试导线222(包含测试电极2221)与测试垫220，在此情况下，焊接层214可能不会曝露于封装结构200’的侧壁(例如侧壁SL1、SL2)表面，然而，在某些情况下，焊接层214可能仍曝露于封装结构200’的侧壁表面。需注意的是，虽然封装结构200’的俯视面应不会看到测试电极2221，然而，为表示出测试电极2221相对于第一布线区R1的位置，图16仍绘示出测试电极2221，其位于第二布线区R2并环绕第一布线区R1设置，而电子元件230设置于第一布线区R1内。
由上述第二实施例及其变化实施例可知，依据本发明封装结构的制作方法所制作的封装结构可以同时包含第一布线区与第二布线区，或是仅包含第一布线区，依产品需要而定。
请参考图17及图18，图17与图18为本发明封装结构及其制作方法的第二实施例的另一变化实施例的制程示意图与剖面示意图，其中图17接续图11。如图17所示，在移除离型层112与基板110之后，还可包括移除测试垫220的步骤。移除测试垫220的方法举例为进行一微影暨蚀刻制程，例如使用图案化的光阻层PR覆盖第一布线区R1并曝露出第二布线区R2的测试垫220，然后对测试垫220进行蚀刻制程，以移除曝露出的测试垫220，但不此为限。之后，于导电垫212上分别形成一锡球240，再沿着切割线D2进行切割制程，以形成封装结构200”，如图18所示。需注意的是，在本变化实施例中，测试导线222会贯穿整个重布线层RDL，并曝露于封装结构200”的底部，也即重布线层RDL的第二表面S2。由于在前述第三阶段测试中，以探针314接触测试垫220进行短路测试、开路测试以及功能测试时，有可能对测试垫220表面造成刮伤或产生凹槽，因此，凭借移除测试垫220可以使封装结构200”的底部较美观。
请参考图19，图19为本发明封装结构的制作方法的第三实施例的制程示意图。本实施例与第二实施例的差异处在于，图19仅绘示出一个封装结构单元，其中第一布线区R1内设置有三个或更多个导电垫212与对应的重布导线2141，且不是每一个导电垫212都会连接于一个测试垫220。此外，在进行第一阶段测试时，可使探针310分别接触并电连接各接合电极2141’，同时使探针312分别接触并电连接各测试电极2221，以进行短路测试与开路测试。
由上述可知，本发明封装结构的制作方法主要包括如图20所示的步骤，其叙述如下。
步骤S102：提供一基板，其中基板在任一方向上的宽度至少为400毫米(mm)。
步骤S104：在基板上形成离型层。
步骤S106：在离型层上形成图案化的焊接层，其包括复数个彼此分离的导电垫，在某些实施例中，焊接层还包括设置在第二布线区的测试垫。
步骤S108：在离型层及导电垫上形成重布线层，其包含至少一介电层、至少一图案化导电层设置于该介电层上及至少一通孔，该通孔贯穿该介电层并连接该图案化导电层。图案化导电层包括重布导线与接合电极，并可选择性地包括测试导线或测试电极设置在第二布线区，电连接于对应的测试垫。
步骤S202：在形成重布线层之后以及接合电子元件之前，选择性地以探针分别接触接合电极与测试电极，以进行短路/开路测试。
步骤S110：在重布线层的第一表面接合至少一电子元件。
步骤S204：选择性地以探针通过测试电极或测试导线而进行短路/开路/功能测试。
步骤S112：在重布线层的第一表面形成封胶层。
步骤S114：进行分离步骤，使离型层与基板自重布线层与焊接层分离。
步骤S206：选择性地以探针接触测试垫以进行短路/开路/功能测试。
步骤S116：选择性地移除测试垫。
步骤S118：在导电垫上分别形成锡球。之后，还可选择性地进行切割制程，依照产品需求将封装体切割成所需要的尺寸，以形成封装结构。
综上所述，本发明封装结构及其制作方法是以重布线层先行(RDL-first)的制程来制作面板级封装体(fan-out panel level package，FOPLP)，并搭配第二布线区的测试垫与测试导线的设置，可以在制程不同阶段对重布线层、电子元件接合情况、测试垫等进行个别或整体的电性与功能测试，以在制程中先行排除缺陷元件，或者对不良品进行修复，以避免后续制程与材料耗费在缺陷元件上。根据本发明方法所制作出的封装结构会具有特殊结构，例如在保留第二布线区的封装结构中，包含测试电极的测试导线会贯穿整个重布线层，其底部可能会具有测试垫，或是在移除测试垫的情况中曝露出测试导线，而在切除第二布线区的封装结构中，焊接层会曝露于封装结构的侧壁表面。需注意的是，本发明所提供的封装结构可应用于高密度接脚的电子元件封装，其应用范围包括单电子元件模块、多电子元件模块、多电子元件堆叠模块或其他适合的封装结构中。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。