本申请要求2017年1月4日在韩国知识产权局提交的韩国专利申请No.10-2017-0001330的优先权，该韩国专利申请的全部公开内容以引用的方式合并于本申请中。
技术领域
本公开的示例性实施例涉及具有多个沟道区的半导体器件。
背景技术：
作为用于提高半导体器件的密度的尺寸按比例缩小(scaling)技术之一，提出了多栅晶体管，其中在衬底上形成具有鳍或纳米线形状的多沟道有源图案(或硅本体)，然后在所述多沟道有源图案的表面上形成栅极。
由于在这种多栅晶体管中使用了三维沟道，因此其对于按比例缩小器件尺寸是有利的。此外，即使在多栅晶体管的栅极长度不增加的情况下，也可以提高电流控制能力。此外，可以有效抑制短沟道效应(SCE)。
技术实现要素：
一个或更多个示例性实施例提供了具有改善的击穿特性的半导体器件。
一个或更多个示例性实施例也提供了制造具有改善的击穿特性的半导体器件的方法。
根据示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。
根据另一个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；隔离绝缘层，其设于所述衬底上并且覆盖所述多个凸出部的侧面的一部分；多个鳍间隔物，所述多个鳍间隔物设于所述隔离绝缘层上并且与所述多个凸出部的侧面接触；设于所述多个凸出部上的多个第一沟道区，所述多个第一沟道区彼此分开并且在第一方向上延伸；多个第二沟道区，所述多个第二沟道区设于所述多个第一沟道区上方并且在所述第一方向上延伸；多个栅电极，所述多个栅电极在与所述第一方向相交的第二方向上延伸并且围绕所述多个第一沟道区和所述多个第二沟道区；多个内间隔物，所述多个内间隔物设于所述多个栅电极的侧部并且位于所述多个第一沟道区与所述多个凸出部之间；多个源/漏区，所述多个源/漏区设于所述栅电极的侧部并且连接到所述多个第一沟道区和所述多个第二沟道区；以及设于所述多个源/漏区下方的多个第一空隙。
根据另一个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个源/漏区，所述多个源/漏区在与所述衬底的上表面垂直的方向上延伸；多条提供沟道区的纳米线，所述多条纳米线在所述多个源/漏区之间在第一方向上延伸并且彼此分开；栅电极，其围绕所述多条纳米线并且在与所述第一方向相交的第二方向上延伸；栅极绝缘膜，其设于所述多条纳米线与所述栅电极之间；以及多个空隙，所述多个空隙位于所述多个源/漏区与所述衬底之间，其中所述多个空隙的上边界低于所述多条纳米线中的最下部纳米线的下表面。
根据另一个示例性实施例的一方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上堆叠多个半导体层；去除所述多个半导体层的以及所述衬底的一些部分从而形成多个鳍结构，所述多个鳍结构包括所述衬底的多个凸出部分和堆叠在所述多个凸出部分上的所述多个半导体层的剩余部分；去除所述多个鳍结构的部分从而由所述多个半导体层的剩余部分形成多条纳米线，所述多条纳米线彼此分开；在所述多条纳米线之间并且与所述多条纳米线接触地形成多个源/漏区，其中在所述多个源/漏区与所述衬底之间形成多个第一空隙；以及形成围绕所述多条纳米线的多个栅电极。
附图说明
从以下结合附图对示例性实施例的详细描述，将更清楚地理解前述和/或其它方面，在附图中：
图1是示意性地示出根据一个示例性实施例的半导体器件的俯视图；
图2是示出沿图1所示的半导体器件的线I-I'截取的横截面的横截面视图；
图3是示出沿图1所示的半导体器件的线II-II'截取的横截面的横截面视图；
图4-15的横截面视图用来图示根据一个示例性实施例制造图2和3中所示的半导体器件的方法；
图16和17是示出根据一个示例性实施例的半导体器件的横截面视图；
图18和19的横截面视图用来图示制造图16和17中所示的半导体器件的方法；
图20和21是示出根据一个示例性实施例的半导体器件的横截面视图；并且
图22和23的横截面视图用来图示制造图20和21中所示的半导体器件的方法。
具体实施方式
现在将参考附图详细描述示例性实施例。
图1是示意性地示出根据一个示例性实施例的半导体器件100的俯视图。
参考图1，半导体器件100可以包括衬底上的多个凸出部104以及多个栅电极130，所述多个栅电极130形成为与所述多个凸出部104相交。所述多个凸出部104例如可以在X轴方向上延伸。所述多个栅电极130例如可以在Y轴方向上延伸。源/漏区105可以在所述多个栅电极130的两侧上置于所述多个凸出部104上。经过栅电极130的多个沟道区可以形成为与源/漏区105连接。换而言之，栅电极130可以形成为与所述多个凸出部104相交同时围绕所述多个沟道区。所述多个沟道区可以由置于源/漏区105之间的纳米线120提供。
栅电极130可以由具有导电性的材料形成，例如由诸如金属、金属硅化物、多晶硅等的材料形成。可以在栅电极130的侧面上设置栅极绝缘层110和第一间隔物140。栅极绝缘层110可以形成为与所述多个凸出部104相交，同时以与栅电极130相同的方式围绕所述沟道区。
图2是示出沿图1所示的半导体器件的线I-I'截取的横截面的横截面视图。图3是示出沿图1所示的半导体器件的线II-II'截取的横截面的横截面视图。
参考图2和3，根据一个示例性实施例的半导体器件100可以包括衬底101、隔离绝缘层103、源/漏区105、第一空隙108、第二空隙109、纳米线120、栅极绝缘层110、栅电极130、第一间隔物140、第二间隔物141、第三间隔物142以及保护层150。
在第一方向(例如，X轴方向)上彼此平行地延伸的多个凸出部104可以形成在衬底101上，并且隔离绝缘层103可以置于衬底101上从而覆盖衬底101上的多个凸出部104的侧面的一部分。隔离绝缘层103的上表面可以低于衬底101上的多个凸出部104的上表面。多个凸出部104可以是衬底101的一部分。多个凸出部104可以称为有源鳍。
源/漏区105可以在与衬底101的上表面垂直的方向上布置在所述多个凸出部104上方。可以在源/漏区105之间布置在第一方向(例如，X轴方向)上延伸并且彼此分开的多条纳米线120(或沟道区)。所述多条纳米线120可以在衬底101上方，更具体地，在每个凸出部104上方，以预定的间隔彼此分开。栅电极130可以在与第一方向相交的第二方向(例如，Y轴方向)上延伸，同时围绕所述多条纳米线120(或沟道区)。例如，第一沟道区可以布置在衬底101上从而彼此分开并且在第一方向上延伸，并且第二沟道区可以布置在第一沟道区上方从而在第一方向上延伸。
各个第一空隙108可以布置在对应的源/漏区105与衬底101之间。更具体地，第一空隙108可以分别布置在衬底101上的多个凸出部104与源/漏区105之间。每个第一空隙108的上边界可以由源/漏区105界定，并且每个第一空隙108的下边界可以由衬底101界定，更具体地，由多个凸出部104界定。第一空隙108中可以填充空气。在这种情况下，每个第一空隙108均可以称为空气间隙或空气间隔物。第一空隙108可以包括除了空气之外的气体。
多个第三间隔物142可以在多条纳米线120(或沟道区)之间、以及在最下部的纳米线120(或第一沟道区)与衬底101之间，布置在栅电极130的两侧上。多个第三间隔物142的一个侧面可以具有向着栅电极130凸出的形状。多个第三间隔物142可以称为内间隔物。
布置在栅电极130的两侧上并且位于最下部的纳米线120与衬底101之间的第三间隔物142(即，最下部的第三间隔物或最下部的内间隔物142)，可以界定第一空隙108的侧边界。
在凸出部104延伸的方向上截取的横截面中，每一个第一空隙108均可以由源/漏区105、衬底101的凸出部104以及所述多个第三间隔物142中的最下部第三间隔物(最下部内间隔物)142密封。
半导体器件100可以包括置于隔离绝缘层103上并且置于凸出部104的两侧上的第二间隔物141。第二间隔物141可以称为鳍间隔物。
在栅电极130延伸的方向上截取的横截面中，第一空隙108可以被源/漏区105、第二间隔物141和凸出部104密封。
源/漏区105的下表面的至少一部分可以位于比所述多条纳米线120中的最下部纳米线120的下表面更低的位置。此外，源/漏区105的上表面可以形成为高于所述多条纳米线120中的最上部纳米线120的上表面。或者，源/漏区105的上表面可以形成在与所述多条纳米线120中的最上部纳米线120的上表面相同的水平面上。
彼此相邻的形成在衬底101的多个凸出部104上的源/漏区105可以彼此结合。源/漏区105可以包括具有不同宽度的部分。源/漏区105可以包括：布置在第二间隔物141之间并且具有第一宽度的第一部分，以及布置在所述第一部分上方、具有第二宽度的第二部分，所述第二宽度大于所述第一部分的第一宽度。所述第一部分的下表面可以位于比所述多条纳米线120中的最下部纳米线120的下表面更低的位置。彼此相邻的源/漏区105的第二部分可以向着第二间隔物141的外部凸出，并且可以在隔离绝缘层103上方彼此连接。
第二间隔物141的上端可以高于所述多条纳米线120中的最下部纳米线120的上表面，并且可以低于与最下部纳米线120相邻的邻近纳米线120的下表面，参考图9可以更清楚地理解这一点。第二间隔物141的上端可以高于多个凸出部104的上表面。
半导体器件100还可以包括隔离绝缘层103与源/漏区105之间的第二空隙109。在栅电极130延伸的方向上截取的横截面中，第二空隙109可以由源/漏区105、第二间隔物141和隔离绝缘层103密封。
当邻近的(相邻的)凸出部104之间的距离窄时，在邻近的凸出部104之间位于隔离绝缘层103上的第二间隔物141可以彼此结合成一个第二间隔物。位于隔离绝缘层103上并且在邻近的凸出部104之间的第二间隔物141，可以比在凸出部104之外位于隔离绝缘层103上的第二间隔物141更厚。邻近的凸出部104之间的隔离绝缘层103可以完全被第二间隔物141覆盖。在这种情况下，第二空隙109可能变得更小或者未设有第二空隙109。
栅电极130可以布置在源/漏区105之间，并且可以在衬底101上方在一个方向(例如，Y轴方向)上延伸。栅电极130可以在一个方向上延伸从而形成在隔离绝缘层103上方。所述多条纳米线120可以允许提供连接到源/漏区105的沟道区。当向栅电极130施加大于半导体器件100的阈值电压的电压时，在所述多条纳米线120的至少一部分中形成耗尽区，并且由此电流可以在源/漏区105之间流动。所述多条纳米线120的数量和排列不限于图2中所示的那些，并且可以以各种方式修改。
与栅电极130在同一方向上延伸的第一间隔物140可以布置在栅电极130的两侧上。第一间隔物140可以称为栅极间隔物。
所述多条纳米线120可以被栅极绝缘层110围绕，并且所述多条纳米线的上侧和下侧可以被栅电极130围绕。纳米线120可以具有片状的形状，其中一个方向上的宽度不同于另一个方向上的宽度。或者，纳米线120可以具有圆柱形状、椭圆柱形状或者多棱柱形状。栅极绝缘层110可以布置在栅电极130与所述多条纳米线120之间，布置在栅电极130与第一间隔物140之间。此外，栅极绝缘层110可以布置在栅电极130与隔离绝缘层103之间。栅极绝缘层110可以包括多个层。对于示例性实施例，栅极绝缘层110可以包括第一绝缘层和第二绝缘层。第一绝缘层和第二绝缘层可以具有不同的介电常数，并且第二绝缘层的介电常数可以大于第一绝缘层的介电常数。在这种情况下,第二绝缘层可以布置得比第一绝缘层更靠近栅电极130。换而言之,第一绝缘层可以布置得比第二绝缘层更靠近沟道区。具有相对较高介电常数的第二绝缘层的厚度可以比第一绝缘层的厚度更厚。
具有相对较高的介电常数的第二绝缘层可以包括高k介电材料。高k介电材料可以是如下材料之一：氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)及其组合。
栅电极130可以包括功函数金属层和栅极金属层。可以在功函数金属层与栅极绝缘层110之间提供阻挡金属层。半导体器件100的阈值电压可以由功函数金属层中包含的材料确定。此外，半导体器件100的阈值电压可以由栅极绝缘层110中包含的材料确定。阻挡金属层可以包括金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钛硅(TiSiN)等等。功函数金属层可以包括彼此堆叠的第一金属层和第二金属层，并且第一金属层和第二金属层可以包括不同的材料。包含在功函数金属层中的材料可以是不同的，取决于半导体器件100是N型晶体管还是P型晶体管。当半导体器件100是N型晶体管时，功函数金属层可以包括含有铪、锆、钛、钽、铝或其合金的金属碳化物。当半导体器件100是P型晶体管时，功函数金属层可以包括钌、钯、铂、钴、镍或其氧化物。然而，除了上述材料之外，形成功函数金属层的材料还可以以各种形式修改。栅极金属层可以由诸如钨等的金属材料形成。
保护栅电极130的保护层150可以布置在栅电极130上方。此外，层间绝缘层170可以布置在隔离绝缘层103上方从而使用其填充栅电极之间的间隙，并且可以围绕源/漏区105，等等。
图4-15的横截面视图示出了根据一个示例性实施例制造图1、2和3中所示的半导体器件的方法。
图4、6、8、10、11、12和14是示出了沿着图1的线I-I'截取的横截面的视图，并图5、7、9、13和15是示出了沿着图1的线II-II'截取的横截面的视图。
参考图4和5，可以在衬底101上交替堆叠多个半导体层120a和多个牺牲层160a。
首先，在衬底101上形成牺牲层160a，并且在牺牲层160a上形成半导体层120a。可以再次形成另一个牺牲层160a和另一个半导体层120a。重复执行所述过程若干次，由此半导体层120a可以布置在最上方。在图4和5中，三个牺牲层160a和三个半导体层120a交替堆叠，但是所堆叠的牺牲层160a的数量以及半导体层120a的数量可以以各种形式修改。在衬底101上，所述多个半导体层120a可以包括半导体材料，并且所述多个牺牲层160a可以由相对于所述多个半导体层120a具有蚀刻选择性的材料形成。例如，所述多个半导体层120a可以包括硅(Si)，所述多个牺牲层160a可以包括硅锗(SiGe)。根据一个示例性实施例，所述多个半导体层120a和所述多个牺牲层160a各自的厚度可以以各种方式修改。所述多个半导体层120a中每一个的厚度可以为几nm到几十nm。所述多个牺牲层160a中每一个的厚度可以大于所述多个半导体层120a中每一个的厚度。所述多个牺牲层160a可以在随后的工艺中去除，并且栅极绝缘层110和栅电极130可以置于通过去除所述多个牺牲层160a得到的空间中。
置于邻近半导体层120a之间的牺牲层160a可以包括具有不同成分的区域。换而言之，除了中间区域之外，牺牲层160a还可以包括与位于上方的半导体层120a接触的上部区域、以及与位于下方的半导体层120a接触的下部区域，所述中间区域的成分不同于所述上部区域和所述下部区域的成分。在所述多个半导体层120a由硅(Si)形成并且所述多个牺牲层160a由硅锗(SiGe)形成的情况下，当牺牲层160a在随后的工艺中被侧向蚀刻时，在牺牲层160a与半导体层120a接触的区域中牺牲层160a的蚀刻速率低。就这一点而言，为了在上述区域中补充这种低蚀刻速率，所述上部区域和所述下部区域可以具有含锗量高的成分。
接下来，去除所述多个半导体层120a和所述多个牺牲层160a的一部分，从而形成鳍结构FS。
随着在其上堆叠了所述多个半导体层120a和所述多个牺牲层160a的衬底101上形成掩膜图案以及执行各向异性蚀刻工艺，可以形成鳍结构FS。鳍结构FS可以包括交替堆叠的所述多个半导体层120a和所述多个牺牲层160a。在其中形成了鳍结构FS的一种工艺中，衬底101的一部分被去除，由此可以在衬底101的上表面上形成凸出部104。衬底101的凸出部104可以与所述多个半导体层120a和多个牺牲层160a一起形成鳍结构FS。在衬底101的一部分被去除的区域中，可以形成隔离绝缘层103。隔离绝缘层103可以覆盖衬底101的凸出部104的侧面的一部分。隔离绝缘层103的上表面可以形成为低于衬底101的上表面。更具体地，隔离绝缘层103的上表面可以形成为低于衬底101上的凸出部104的上表面。换而言之，衬底101上的凸出部104可以在隔离绝缘层103上方凸出。
鳍结构FS可以在衬底101上在特定方向上延伸，例如，在X轴方向上延伸。可以在衬底101上形成彼此间隔开的多个鳍结构FS。鳍结构FS在Y轴方向上的宽度以及在Y轴方向上鳍结构FS之间的距离可以为几个nm到几十nm。在图5中，示出了两个鳍结构FS，但是鳍结构FS的数量不限于此。
在形成了鳍结构FS和隔离绝缘层103之后，可以去除掩膜图案。
参考图6和7，可以在鳍结构FS上形成伪栅130a以及伪栅130a的两个侧壁上的第一间隔物140。此外，可以在鳍结构FS的两个侧壁上形成第二间隔物141。伪绝缘层128可以布置在伪栅130a与最上部半导体层120a之间。
在形成了伪绝缘层128之后，可以形成用于形成伪栅130a的材料层。接下来，随着使用掩膜图案135各向异性蚀刻所述材料层，可以形成伪栅130a。接着，在形成覆盖伪栅130a和鳍结构FS的间隔物材料层之后，进行各向异性蚀刻工艺。由此，在伪栅130a的侧壁上形成了第一间隔物140，并且在鳍结构FS的侧壁上形成了第二间隔物141。第一间隔物140可以覆盖掩膜图案135的两个侧壁的至少一部分。
伪栅130a和第一间隔物140可以在特定方向上延伸，例如在Y轴方向上延伸，同时与鳍结构FS相交。伪栅130a和第一间隔物140可以布置成覆盖鳍结构FS和隔离绝缘层103。第二间隔物141可以形成为与第一间隔物140相交。第二间隔物141可以布置在隔离绝缘层103上。第二间隔物141的上端可以形成为与鳍结构FS的上表面处于基本相同的水平面上。
伪栅130a可以由多晶硅形成，并且第一间隔物140和第二间隔物141可以由氧化硅、氮氧化硅、氮化硅、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、氮碳硼化硅(SiBCN)或其组合形成。伪绝缘层128可以包括氧化硅。
在随后的栅极替代工艺中可以使用栅电极130(参考图2)代替伪栅130a。因此，在一个方向上(X轴方向)上，栅电极130a的栅极长度可以与伪栅130a的宽度基本相同。
接下来，参考图8和9，随着其中将伪栅130a和第一间隔物140用作蚀刻掩膜的各向异性蚀刻工艺的进行，可以形成多条纳米线120。
在所述各向异性蚀刻工艺中，去除在伪栅130a和第一间隔物140外部的鳍结构FS的部分，并且可以在伪栅130a和第一间隔物140下方形成多条纳米线120。此外，可以在所述多条纳米线120之间形成多个牺牲图案160。
鳍结构FS被去除的区域中的、衬底101的上表面可以被暴露，并且衬底101的上表面的一部分可以被去除。更具体地，鳍结构FS已被去除的区域中的、衬底101的凸出部104的部分可以被暴露，并且衬底101的凸出部104的上表面的一部分可以被去除。
鳍结构FS已被去除的区域中的、所述多条纳米线120的已经暴露的表面，可以使用随后的选择性外延生长(SEG)工艺来形成源/漏区105。
参考图9，第二间隔物141的上端可以高于所述多条纳米线120中的最下部纳米线120的上表面。此外，第二间隔物141的上端可以低于与所述最下部纳米线120相邻的邻近纳米线120的下表面。调整用于去除鳍结构FS的蚀刻工艺的条件，以将第二间隔物141的上端的高度适当地调整到期望的高度。
参考图10，去除在鳍结构FS已被去除的区域中的、已经暴露的所述多个牺牲图案160的部分，从而形成侧部空间。
如图10所示，为了形成所述侧部空间，可以对所述多个牺牲图案160的一部分进行侧向蚀刻。例如，可以通过湿法蚀刻工艺进行所述侧向蚀刻。如前文中所描述的，牺牲图案160可以由相对于形成纳米线120的材料具有预定蚀刻选择性的材料形成。在一个示例性实施例中，纳米线120可以由硅(Si)形成，并且牺牲图案160可以由硅锗(SiGe)形成。在湿法蚀刻工艺中，可以使用相对于硅对硅锗具有高选择性蚀刻速率的蚀刻剂。例如，可以使用含有过氧化氢(H2O2)、氢氟酸(HF)和乙酸(CH3COOH)的蚀刻剂，含有氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O)的蚀刻剂，含有过乙酸的蚀刻剂，或其组合。
由于所述侧向蚀刻，所述多个牺牲图案160的侧面可以具有凹形的形状。所述凹形形状的深度可以形成为2nm或更小，例如1nm或更小。
接下来，参考图11，可以使用绝缘材料填充侧部空间从而形成第三间隔物142。
在衬底101上沉积绝缘材料以用其填充所述侧部空间之后，在蚀刻工艺中去除掉除了所述侧部空间之外的区域中沉积的所述绝缘材料，由此可以形成第三间隔物142。
第三间隔物142可以由与第一间隔物140相同的材料形成，但是实施例不限于此。在一个示例性实施例中，第一间隔物140和第三间隔物142可以由氧化硅、氮氧化硅、氮化硅、SiOC、SiOCN、SiBCN或其组合形成。
参考图12和13，使用选择性外延生长(SEG)来从纳米线120的表面形成源/漏区105。可以在源/漏区105下方形成第一空隙108。第一空隙108可以形成在源/漏区105与衬底101之间。
第一空隙108可以称为空气间隙或空气间隔物。
源/漏区105的下表面可以位于比所述多条纳米线120中的最下部纳米线120的下表面更低的位置。此外，源/漏区105的上表面可以形成为高于所述多条纳米线120中的最上部纳米线120。或者，源/漏区105的上表面可以形成在与所述多条纳米线120中的最上部纳米线120的上表面相同的水平面上。
参考图13，在伪栅130a延伸的方向上截取的横截面中，第一空隙108可以由源/漏区105、第二间隔物141和凸出部104密封。
源/漏区105可以包括具有不同宽度的部分。源/漏区105可以包括：布置在第二间隔物141之间并且具有第一宽度的第一部分，以及布置在所述第一部分上并且具有第二宽度的第二部分，所述第二宽度大于所述第一部分的第一宽度。
彼此相邻的、形成在衬底101的凸出部104上方的源/漏区105可以彼此结合。源/漏区105的第二部分可以彼此连接。即，第二空隙109可以形成在源/漏区105与隔离绝缘层103之间。在伪栅130a延伸的方向上截取的横截面中，第二空隙109可以由源/漏区105、第二间隔物141和隔离绝缘层103密封。
参考图14和15，可以形成层间绝缘层170。层间绝缘层170可以覆盖第一间隔物140、第二间隔物141和源/漏区105。
接下来，可以去除伪栅130a、伪绝缘层128和牺牲图案160。
利用伪栅130a、第一间隔物140和源/漏区105之间的蚀刻选择性，仅伪栅130a被选择性去除，从而形成开口Ha。在形成开口Ha的工艺中，可以同时去除伪绝缘层128。随着伪栅130a被去除，所述多条纳米线120和牺牲图案160可以通过开口Ha在第一间隔物140之间的空间中向外部暴露。
此外，可以选择性地去除牺牲图案160，以形成开口Hb。为了选择性地去除牺牲图案160，可以使用对硅锗的蚀刻速率高于对硅的蚀刻速率的蚀刻剂。例如，可以使用含有过氧化氢(H2O2)、氢氟酸(HF)和乙酸(CH3COOH)的蚀刻剂，含有氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O)的蚀刻剂，含有过乙酸的蚀刻剂，或其组合。
再次参考图2和3，可以形成层栅极绝缘层110和栅电极130。
栅极绝缘层110可以布置在第一间隔物140之间的开口Ha中以及纳米线120之间的开口Hb中。在一个示例性实施例中，栅极绝缘层110可以布置成在Y轴方向和Z轴方向上围绕纳米线120。栅极绝缘层110可以包括具有不同介电常数的第一绝缘层和第二绝缘层。第二绝缘层可以是高k介电材料，其介电常数高于第一绝缘层的介电常数。第一绝缘层可以布置成比第二绝缘层更靠近第一间隔物140和纳米线120。栅极绝缘层110可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等的工艺形成，并且所述第二绝缘层可以形成为比所述第一绝缘层更厚。在一个示例性实施例中，第一绝缘层的厚度可以是约1nm或更小，第二绝缘层的厚度可以是约1nm到2nm。
在栅极绝缘层110上依次形成阻挡金属层、功函数金属层和栅极金属层，从而形成栅电极130。还可以在栅电极130上设有保护层150。
保护层150可以由氮化硅膜等形成。形成保护层150是为了防止氧等渗透到栅电极130中导致阈值电压改变。为了形成保护层150，去除栅电极130的一部分，并且保护层150可以设置在栅电极130的所述部分被去除的区域中。
图16和17是示出根据一个示例性实施例的半导体器件100A的横截面视图。图16是示出沿图1的线I-I'截取的横截面的横截面视图。图17是示出沿图1的线II-II'截取的横截面的横截面视图。
图16和17所示的半导体器件100A具有不同于图2和3所示的半导体器件100的源/漏区105'和源/漏区下方的结构，但是其结构的剩余部分与半导体器件100相似。
参考图16和17，根据一个示例性实施例的半导体器件100可以包括衬底101、隔离绝缘层103、源/漏区105'、空隙108'、纳米线120、栅极绝缘层110、栅电极130、第一间隔物140、第二间隔物141'、第三间隔物142、绝缘层143以及保护层150。
隔离绝缘层103可以布置在衬底101上从而覆盖衬底101上的凸出部104的侧面。隔离绝缘层103的上表面可以低于衬底101的凸出部104的上表面。半导体器件100A可以包括置于隔离绝缘层103上并且置于凸出部104的两侧上的第二间隔物141'。第二间隔物141'的上端可以低于最下部纳米线120的下表面。第二间隔物141'的上端可以高于凸出部104的上表面。
源/漏区105'可以在与衬底101的上表面垂直的方向上布置在衬底101的凸出部104上。空隙108'可以布置在源/漏区105'与衬底101之间。绝缘层143可以布置在衬底101与空隙108'之间。具体地，绝缘层143可以布置在衬底101的凸出部104与空隙108'之间。绝缘层143可以布置成覆盖凸出部104和第二间隔物141'。绝缘层143可以布置在隔离绝缘层103上。绝缘层143可以由与第三间隔物142相同的材料形成。
空隙108'的上边界可以由源/漏区105’界定，并且空隙108'的下边界可以由绝缘层143界定。在凸出部104延伸的方向上截取的横截面中，空隙108'可以由源/漏区105、绝缘层143和第二间隔物141'密封。
空隙108'中可以填充空气。在这种情况下，空隙108'可以称为空气间隙或空气间隔物。然而，空隙108'可以包括除了空气之外的气体。
源/漏区105'的下表面可以位于比所述多条纳米线120中的最下部纳米线120的下表面更低的位置。此外，源/漏区105'的上表面可以形成为高于所述多条纳米线120中的最上部纳米线120的上表面。或者，源/漏区105'的上表面可以形成在与所述多条纳米线120中的最上部纳米线120的上表面相同的水平面上。
半导体器件100A还可以包括位于隔离绝缘层103与源/漏区105'上的层间绝缘层170。
彼此相邻的、形成在衬底101的凸出部104上的源/漏区105'可以彼此结合。
在栅电极130延伸的方向上截取的横截面中，空隙108'可以由源/漏区105'、绝缘层143、第二间隔物141'和层间绝缘层170密封。空隙108'可以整体地布置在邻近的凸出部104上。
当邻近的凸出部104之间的距离窄时，在邻近的凸出部104之间位于隔离绝缘层103上的第二间隔物141'可以彼此结合。在邻近的凸出部104之间位于隔离绝缘层103上的第二间隔物141'，可以比在凸出部104之外位于隔离绝缘层103上的第二间隔物141'更厚。邻近的凸出部104之间的隔离绝缘层103可以完全被第二间隔物141'覆盖。在这种情况下，第二间隔物141'和绝缘层143可以堆叠在邻近的凸出部104之间的隔离绝缘层103上。在这种情况下，在栅电极130延伸的方向上截取的横截面中，空隙108'可以由源/漏区105'、绝缘层143和层间绝缘层170密封。空隙108'可以整体地布置在邻近的凸出部104上。
图18和19的横截面视图用来图示制造图16和17中所示的半导体器件100A的方法。
在进行了参考图3-7示出的工艺之后，当进行图8的工艺时，调整去除鳍结构FS的蚀刻工艺的条件，从而允许第二间隔物141'的上端的水平面低于最下部纳米线120的下表面的水平面。之后，可以进行参考图9和10示出的工艺。此外，在其中形成了图11的第三间隔物142的工艺中，当在衬底101上沉积绝缘材料以填充侧部空间时，所述绝缘材料可以非共形地沉积在衬底101上。换而言之，所述绝缘材料可以在衬底101的上表面上比在纳米线120的侧面上更厚地沉积。接下来，当进行蚀刻工艺从而允许在所述侧部空间上保留所述绝缘材料时，可以形成位于所述侧部空间内的第三间隔物142以及保留在衬底101的上表面上的绝缘层143。
在执行了参考图12-15示出的工艺之后，当形成了栅极绝缘层110和栅电极130时，可以制造成半导体器件100A。
图20和21是示出根据一个示例性实施例的半导体器件的横截面视图。图20是示出沿图1的线I-I'截取的横截面的横截面视图。图21是示出沿图1的线II-II'截取的横截面的横截面视图。
图20和21所示的半导体器件100B可以理解为：图2和3所示的半导体器件100与图16和17所示的半导体器件100A结合的结构。
参考图20和21，根据一个示例性实施例的半导体器件100B可以包括衬底101、隔离绝缘层103、源/漏区105、纳米线120、栅极绝缘层110、栅电极130、第一间隔物140、第二间隔物141"、第三间隔物142、绝缘层143以及保护层150。
隔离绝缘层103可以布置在衬底101上从而覆盖衬底101上的凸出部104的侧面。隔离绝缘层103的上表面可以低于衬底101上的凸出部104的上表面。半导体器件100B可以包括置于隔离绝缘层103上并且置于各凸出部104的两侧上的第二间隔物141"。绝缘层143可以布置在凸出部104和第二间隔物141"上。绝缘层143可以由与第三间隔物142相同的材料形成。布置在第二间隔物141"上的绝缘层143的上端可以高于最下部纳米线120的上表面，并且可以低于与所述最下部纳米线120相邻的邻近纳米线120的下表面。
源/漏区105可以在与衬底101的上表面垂直的方向上布置在凸出部104上方。第一空隙108可以布置在源/漏区105与衬底101之间。绝缘层143可以布置在衬底101与第一空隙108之间。具体地，绝缘层143可以布置在衬底101上的凸出部104与第一空隙108之间。
第一空隙108的上边界可以由源/漏区105界定，并且第一空隙108的下边界可以由绝缘层143界定。
在栅电极130延伸的方向上截取的横截面中，第一空隙108可以由源/漏区105、绝缘层143和第二间隔物141"密封。
彼此相邻的、形成在衬底101的凸出部104上的源/漏区105可以彼此结合。
半导体器件100B还可以包括隔离绝缘层103与源/漏区105之间的第二空隙109。在栅电极130延伸的方向上截取的横截面中，第二空隙109可以由源/漏区105、第二间隔物141"和绝缘层143密封。
当邻近的凸出部104之间的距离窄时，在邻近的凸出部104之间位于隔离绝缘层103上的第二间隔物141"可以彼此结合。在邻近的凸出部104之间位于隔离绝缘层103上的第二间隔物141"，可以比在凸出部104之外位于隔离绝缘层103上的第二间隔物141"更厚。邻近的凸出部104之间的隔离绝缘层103可以完全被第二间隔物141"覆盖。在这种情况下，第二间隔物141"和绝缘层143可以堆叠在邻近的凸出部104之间的隔离绝缘层103上。在这种情况下，第二空隙109可能变得更小或者未形成第二空隙109。
图22和23的横截面视图用来图示制造图20和21中所示的半导体器件的方法。
在进行了参考图3-10示出的工艺之后，在其中形成了图11的第三间隔物142的工艺中，当在衬底101上沉积绝缘材料以用其填充所述侧部空间时，所述绝缘材料可以非共形地沉积在衬底101上。换而言之，所述绝缘材料在衬底101的上表面上比在纳米线120的侧面上更厚地沉积。接下来，当进行蚀刻工艺从而允许在所述侧部空间上保留所述绝缘材料时，可以在所述侧部空间内形成第三间隔物142，并且可以形成保留在衬底101的上表面上的绝缘层143。绝缘层143可以保留在第二间隔物141"上。
在执行了参考图12-15示出的剩余工艺之后，当形成了栅极绝缘层110和栅电极130时，可以制造成半导体器件100B。
如上所述，根据各示例性实施例，在源/漏区下方布置有空隙，由此半导体器件的击穿特性可以得到改善。
此外，制造半导体器件的工艺可以简化，并且工艺成本可以降低。
尽管已经示出并在上文中描述了示例性实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下可以进行修改和改变。