本发明实施例涉及用于制造半导体器件的方法，并且更具体地，涉及用于具有减小的源极/漏极(S/D)接触电阻的半导体器件的结构和制造方法。
背景技术：
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括fin FET(FinFET)的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极邻近于沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。随着FinFET的尺寸的缩小，缩小了位于S/D上的电极接触区，从而增加了接触电阻。随着晶体管尺寸的持续按比例缩小，需要FinFET的进一步改进。
技术实现要素：
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：栅极结构，设置在鳍结构的沟道区域上方；和第一源极/漏极外延层，设置在所述鳍结构的源极/漏极区域处；通过蚀刻所述层间介电层的部分以及所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口；在蚀刻的第一源极/漏极外延层上方形成第二源极/漏极外延层；以及在所述第二源极/漏极外延层上方形成导电材料。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：用于第一导电类型的鳍式场效应晶体管(FinFET)的第一栅极结构和第一源极/漏极外延层；和用于第二导电类型的鳍式场效应晶体管(FinFET)的第二栅极结构和第二源极/漏极外延层；通过蚀刻所述层间介电层的部分和所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口，并且通过蚀刻所述层间介电层的部分和所述第二源极/漏极外延层的上部在所述第二源极/漏极外延层上方形成第二开口；以及在蚀刻的第一源极/漏极外延层上方形成第三源极/漏极外延层，同时用第一覆盖层覆盖所述第二开口。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极结构，设置在鳍结构的沟道区域上方；源极/漏极结构，设置在所述鳍结构的源极/漏极区域处；蚀刻停止层，覆盖所述源极/漏极结构的侧面；以及导电接触件，设置在所述源极/漏极结构上方，其中：所述源极/漏极结构包括第一外延层和设置在所述第一外延层上方的第二外延层，并且所述第二外延层设置在所述蚀刻停止层的上部上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的半导体器件的截面图，图1B是根据本发明的实施例的半导体器件的另一截面图，图1C是根据本发明的实施例的半导体器件的平面图，并且图1D是根据本发明的实施例的半导体器件的另一平面图。图1E是根据本发明的实施例的半导体器件的栅极结构的截面图并且图1F是根据本发明的实施例的半导体器件的立体图。
图2A示出了半导体器件的截面图，并且图2B示出了根据本发明的其他实施例的半导体器件的另一截面图。
图3示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图4A、图4B和图4C的每个均示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图5示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图6示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图7A和图7B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图8A和图8B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图9A和图9B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图10A和图10B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图11A和图11B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图12A和图12B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图13A和图13B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图14A和图14B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图15A和图15B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图16A和图16B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图17A和图17B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图18A和图18B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图19A和图19B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。
图20A示出了根据本发明的其他实施例的半导体器件的截面图，并且图20B示出了半导体器件的另一截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对位置描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。
由于栅极至栅极间隔(＜10nm)变得越来越小，因此当超越5nm节点时，源极/漏极接触件和源极/漏极(S/D)外延层之间的接触电阻成为问题。一般地，在形成包括高k介电层的金属栅极结构之前形成S/D外延层，在S/D外延层和金属栅极结构上方形成层间介电(ILD)层，在S/D外延层上方形成接触开口，并且之后在S/D外延层上形成源极/漏极接触件。在这种工艺中，在随后的蚀刻以形成接触开口期间，可能损失或蚀刻S/D外延层的部分，导致紧密的工艺窗口和更高的接触电阻。此外，考虑到随后的损失，如果试图增加S/D外延层的体积，则紧密的鳍间距可能防止体积增加。
根据本发明的实施例，在形成接触开口之后形成额外的外延层以扩大接触件接合面积并且减小接触电阻，并且因此不必进一步形成较大体积的S/D外延层。
图1A示出了对应于图1C和图1D的线X1-X1的半导体器件的X方向上的截面图，并且图1B是对应于图1C和图1D的线Y1-Y1的沿着Y方向的截面图。图1C是示出源极/漏极(S/D)外延层的半导体器件的平面图，并且图1D是示出S/D接触层的半导体器件的平面图。
在本实施例中，采用通过栅极替换技术制造鳍式场效应晶体管(FinFET)。然而，以下制造操作可以应用于诸如全环栅FET或平面型FET的其他FET或先栅极技术。
如图1A和图1B所示，鳍结构10设置在衬底5上方。鳍结构10包括沟道区域14和阱区域12。在阱区域12中，实施抗穿通(APT)注入，并且因此阱区域12具有与沟道区域14不同的掺杂剂浓度/特性。在一些实施例中，如图1A、图1C和图1D所示，由例如Si制成的鳍结构10设置在X方向上并且在X方向上延伸。在其他实施例中，鳍结构10由SiGe、SiC、Ge或III-V族半导体制成。金属栅极结构40在Y方向上延伸并且下源极/漏极(S/D)外延层20设置在邻近的金属栅极40之间。在图1C和图1D中，一个金属栅极结构设置在多个鳍结构10(例如，四个)上方，并且一个下S/D外延层20设置在两个鳍结构10上方，从而形成合并的S/D外延层20。然而，本实施例不限于这种配置。鳍结构10设置在衬底5上方并且从隔离绝缘层15(例如，浅沟槽隔离(STI))突出。
金属栅极结构40包括栅极介电层42、金属栅电极层44和在金属栅电极层44的侧壁上提供的侧壁间隔件46。在一些实施例中，侧壁间隔件的底部处的侧壁间隔件46的膜厚度在从约3nm至约15nm的范围内，并且在其他实施例中，在从约4nm至约10nm的范围内。在某些实施例中，在金属栅电极层44上方提供栅极覆盖绝缘层并且在金属栅电极层44的侧壁和栅极覆盖绝缘层的侧壁上提供侧壁间隔件46。用第一层间介电(ILD)层70填充金属栅极结构40之间的间隔。ILD层70包括氧化硅、SiOC、SiOCN或SiCN或其他低k材料或多孔材料或任何其他合适的介电材料的一层或多层。可以通过LPCVD(低压化学汽相沉积)、等离子体CVD、可流动CVD或其他合适的膜形成方法来形成ILD层70。
在本发明中，源极和漏极可以互换使用并且基本不存在结构差异。术语“源极/漏极”(S/D)指的是源极和漏极的一个或它们二者。
栅极覆盖绝缘层包括绝缘材料的一层或多层，绝缘材料诸如包括SiN、SiON、SiCN和SiOCN或任何其他合适的介电材料的氮化硅基材料。侧壁间隔件46由与覆盖绝缘层不同的材料制成并且包括绝缘材料的一层或多层，绝缘材料诸如包括SiN、SiON、SiCN和SiOCN或任何其他合适的介电材料的氮化硅基材料。在图1A至图1D中示出但是以上未描述的各个元件将在之后描述。
图1E是金属栅极结构40的放大截面图。金属栅极结构40包括诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi的金属材料或任何其他合适的导电材料的一层或多层。栅极介电层42设置在鳍结构10的沟道区域和金属栅电极层44之间并且包括诸如高k金属氧化物的金属氧化物的一层或多层。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物或任何其他合适的介电材料。在一些实施例中，在沟道区域14和高k栅极介电层42之间形成有具有1至3nm厚度的SiO2制成的界面层。
在一些实施例中，一个或多个功函调整层441插入在栅极介电层42和金属材料442之间。功函调整层441由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种以上的这些材料的多层的导电材料或任何其他合适的导电材料制成。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一层或多层或任何其他合适的导电材料用作功函调整层441，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一层或多层或任何其他合适的导电材料用作功函调整层441。
在一些实施例中，在设置在鳍结构10的源极/漏极区域中的凹槽(由外延层20和鳍结构10之间的界面限定)中和之上形成下S/D外延层20。如图1B所示，下S/D外延层20的底部嵌入在隔离绝缘层15内并且剩余的上部突出于隔离绝缘层15。突出部分的底部具有鳍侧壁间隔件22。在一些实施例中，鳍侧壁间隔件22由诸如氮化硅和氮氧化硅的氮化硅基材料或任何其他合适的绝缘材料的一层或多层制成。此外，在一些实施例中，下S/D外延层20的上部具有横向延伸部分21。在某些实施例中，横向延伸部分与邻近的下S/D外延层的横向延伸部分合并。
此外，如图1B所示，在下S/D外延层20的上部的侧面、鳍侧壁间隔件22的侧面和隔离绝缘层15的顶面上形成接触蚀刻停止层(CESL)24。在一些实施例中，CESL 24由与覆盖绝缘层和侧壁间隔件46不同的材料制成，并且包括绝缘材料的一层或多层，绝缘材料诸如包括SiN、SiON、SiCN和SiOCN的氮化硅基材料或任何其他合适的介电材料。
在本实施例中，如图1A和图1B所示，FinFET的S/D结构还包括上S/D外延层50。在一些实施例中，如图1B所示，由于在下S/D外延层20上方形成接触开口之后形成上S/D外延层50，因此上S/D外延层50具有设置在CESL 24的上部上的横向部分。在一些实施例中，上S/D外延层的横向部分设置在两个邻近的鳍结构之间的ILD层70上。
在一些实施例中，在上S/D外延层50上方形成硅化物层55。通过加热操作使金属材料与上S/D外延层50的材料反应形成硅化物层55。在某些实施例中，硅化物层55包括TiSi、NiSi、WSi、CoSi和MoSi的一种或多种。在其他实施例中，硅化物层55包括Ge或由锗制成。
如图1A和图1B所示，S/D接触件60设置在硅化物层55上方。在一些实施例中，S/D接触件60包括粘合层62和主金属层64。在一些实施例中，粘合层62包括Ti、TiN、Ta和/或TaN。主金属层64包括Co、Ni、Cu和/或W。在一些实施例中，粘合层62共性地形成在接触开口中并且与硅化物层55和上S/D外延层50直接接触。在其他实施例中，粘合层62仅接触硅化物层55。此外，在一些实施例中，在形成S/D接触件60之前，形成由例如SiN、SiCN或SiOCN制成的接触衬垫层61。
图1F示出了根据本发明的实施例的FinFET结构的立体图。FinFET结构可以通过以下操作制造。
首先，在衬底300上方制造鳍结构310。可以通过任何合适的方法图案化鳍结构。例如，可以使用包括双重图案化或多重图案化的一种或多种光刻工艺图案化鳍结构。一般地，双重图案化或多重图案化结合光刻和自对准工艺，允许创建具有例如比使用单个、直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后剩余的间隔件可以用于图案化鳍结构。
鳍结构包括底部区域和作为沟道区域315的上部区域。例如，该衬底是例如p型硅衬底，该p型硅衬底具有在从约1×1015cm-3至约1×1019cm-3的范围内的杂质浓度，并且在其他实施例中，具有在从约1×1016cm-3至约1×1018cm-3的范围内的杂质浓度。在其他实施例中，该衬底是n型硅衬底，该n型硅衬底具有在从约1×1015cm-3至约1×1019cm-3的范围内的杂质浓度，并且在其他实施例中，具有在从约1×1016cm-3至约1×1018cm-3的范围内的杂质浓度。可选地，该衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体或任何其他合适的半导体材料；或它们的组合。在一个实施例中，该衬底是SOI(绝缘体上硅)衬底的硅层。
在形成鳍结构310之后，在鳍结构310上方形成隔离绝缘层320。隔离绝缘层320包括诸如通过LPCVD、等离子体CVD或可流动CVD形成的氧化硅、氮氧化硅或氮化硅的绝缘材料的一层或多层。可以通过旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)或任何其他合适的介电材料的一层或多层形成隔离绝缘层。
在鳍结构上方形成隔离绝缘层320之后，实施平坦化操作以去除隔离绝缘层320的一部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。之后，进一步去除(凹进)隔离绝缘层320以暴露鳍结构的上部区域。
在暴露的鳍结构上方形成伪栅极结构。伪栅极结构包括由多晶硅制成的伪栅电极层以及伪栅极介电层。包括一层或多层绝缘材料的侧壁间隔件350也形成在伪栅电极层的侧壁上。在形成伪栅极结构之后，使未被伪栅极结构覆盖的鳍结构310凹进至隔离绝缘层320的上表面之下。之后，通过使用外延生长方法在凹进的鳍结构上方形成源极/漏极区域360。源极/漏极区域可以包括应变材料以对沟道区域315施加应力。
之后，在伪栅极结构和源极/漏极区域上方形成层间介电层(ILD)370。ILD层370包括氧化硅、SiOC、SiOCN或SiCN或其他低k材料或多孔材料或任何其他合适的介电材料的一层或多层。在平坦化操作之后，去除伪栅极结构以制成栅极间隔。之后，在栅极间隔中，形成包括金属栅电极和栅极介电层(诸如高k介电层)的金属栅极结构330。
此外，在一些实施例中，在金属栅极结构330上方形成覆盖隔离层340，以获得如图1F所示的Fin FET结构。
在图1F中，切割金属栅极结构330、覆盖隔离层340、侧壁间隔件350和ILD 370的一部分以示出下面的结构。在一些实施例中，邻近的源极/漏极外延区域360彼此合并，并且在合并的源极/漏极区域上形成硅化物层。
图1F的金属栅极结构330、覆盖隔离层340、侧壁间隔件350、源极/漏极360和ILD 370分别基本对应于图1A至图1E的栅极介电层42和金属栅电极44、覆盖绝缘层、侧壁间隔件46、下源极/漏极外延层20和层间介电层(ILD)70。
图2A示出了根据本发明的其他实施例的X方向上的半导体器件的截面图，并且图2B是根据本发明的其他实施例的Y方向上的半导体器件的截面图。在以下实施例中，可以采用与参照图1A至图1F描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在图2A和图2B中，当形成用于S/D接触件70的接触开口时，与图1A和图1B的情况相比，更深地蚀刻下S/D外延层20。在这种情况下，在蚀刻的下S/D外延层20的相对较宽的区域上形成上S/D外延层50。在一些实施例中，如图2B所示，上S/D外延层50横向生长并且与邻近的上S/D外延层合并。此外，硅化物层55也可以形成为一个硅化物层。与图1B类似，如图2B所示，上S/D外延层50具有设置在CESL 24的上部上的横向部分。在该实施例中，由于上S/D外延层50可以形成为较大的体积或面积，因此，可以进一步减小S/D接触电阻。
图3至图19B示出了根据本发明的一个实施例的顺序半导体器件制造工艺的各个阶段。在图7A至图19B中，“A”图(图7A、图8A，…)示出了n沟道FinFET的截面图，并且“B”图(图7B、图8B，…)示出了p沟道FinFET的截面图。应该理解，可以在如图3至图19B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与参照图1A至图2B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
图3至图6的制造操作对于n沟道(n型)FinFET和p沟道(p型)FinFET两个基本上是相同的。
如图3所示，在包括金属栅极结构(42、44和46)以及下S/D外延层20的下面的结构上方形成层间介电(ILD)层70之后，在ILD层70上方形成具有开口图案101的第一掩模层100。在一些实施例中，第一掩模层100是光刻胶图案，并且在其他实施例中，第一掩模层100是包括氧化硅、氮化硅或任何其他合适的材料的硬掩模层。
如图4A所示，通过使用第一掩模层100作为蚀刻掩模，依次蚀刻ILD层70、接触蚀刻停止层(CESL)24和下S/D外延层20，从而形成S/D接触开口102。
图4B和图4C示出了沿着具有不同蚀刻深度的Y方向示出用于半导体器件的顺序制造操作的各个阶段的一个的截面图。在图4B中，高度H1是在形成接触开口102之前的下S/D外延层20的初始高度，并且高度H2是鳍侧壁间隔件22的高度。深度D1和D2是下S/D外延层20的蚀刻深度(量)。
在一些实施例中，蚀刻深度D1和D2满足0<D1、D2<(H1-H2)/2。在图4B中，ILD层70的一部分保留在两个S/D结构之间的V形部分处，并且在图4C中，由于更深的蚀刻，没有ILD层保留在两个S/D结构之间。换句话说，不存在由CESL 24形成的V形部分。当下S/D外延层20的蚀刻停止在下S/D外延层20在Y方向上具有最大宽度处的层级处时，下S/D外延层20的蚀刻的上表面可以具有最大面积。当鳍间距FP在从约10nm至约40nm的范围内时，较大的D1或D2将产生下S/D接触电阻。
如图5所示，在形成S/D接触开口102之后，去除第一掩模层100。
之后，如图6所示，在接触开口102中以及ILD层70的上表面上共形地形成第一覆盖层105。第一覆盖层105包括SiN、SiOC、SiOCN、SiCO或任何合适的介电材料的一种或多种，并且在一些实施例中，具有在从约1nm至约10nm的范围内的厚度，并且在其他实施例中，该厚度可以在从约2nm至约8nm的范围内。可以通过CVD或ALD形成第一覆盖层105。
图7A和图7B示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。图7A示出了用于n沟道FinFET的截面图，并且图7B示出了用于p沟道FinFET的截面图。在一些实施例中，n沟道FinFET包括下S/D外延层20N并且p沟道FinFET包括与下S/D外延层20N不同的下S/D外延层20P。
在第一覆盖层105上方形成第二掩模层110，并且如图7B所示，对于p型区域，通过使用第二掩模层10作为蚀刻掩模图案化第一覆盖层105以形成开口112，而n型区域由第二掩模层110覆盖，如图7A所示。在一些实施例中，第二掩模层110是光刻胶图案，并且在其他实施例中，第二掩模层110是包括氧化硅、氮化硅或任何其他合适的材料的硬掩模层。
如图8A和图8B所示，在形成开口112之后，去除第二掩模层110。
之后，如图9B所示，形成用于p沟道FinFET的上S/D外延层50P，而图9A所示的n型区域由第一覆盖层105保护。可以通过金属有机CVD(MOCVD)、ALD和/或分子束外延(MBE)形成上S/D外延层50P。
对于p沟道FET，在一些实施例中，上S/D外延层50P包括SiB、SiGe、SiBGe或GaAs。在其他实施例中，下S/D外延层20P和上S/D外延层50P包含Ge，并且在一些实施例中，上S/D外延层50P中的Ge的浓度高于下S/D外延层20P中的Ge的浓度。在某些实施例中，下S/D外延层20P包括Si1-xGex，其中，0.15≤x≤0.8，并且上S/D外延层50P包括Si1-yGey，其中，0.2≤y≤1.0并且x<y。此外，下S/D外延层和上S/D外延层的至少一个还包含B(硼)，并且在一些实施例中，B的浓度在从约1.0×1020cm-3至约6.0×1021cm-3的范围内，并且在其他实施例中，B的浓度在从约5.0×1020cm-3至约1.0×1021cm-3的范围内。
之后，如图10A和图10B所示，通过适当的蚀刻和/或清洗操作去除第一覆盖层105。
随后，如图11A和图11B所示，在接触开口中以及ILD层70的上表面上共形地形成用于n沟道区域和p沟道区域的第二覆盖层115。第二覆盖层115包括SiN、SiOC、SiOCN、SiCO或任何合适的介电材料的一种或多种，并且在一些实施例中，具有在从约1nm至约10nm的范围内的厚度，并且在其他实施例中，该厚度可以在从约2nm至约8nm的范围内。可以通过CVD或ALD形成第二覆盖层115。
在第二覆盖层115上方形成第三掩模层120，并且对于如图12A所示的n型区域，使用第三掩模层120作为蚀刻掩模图案化第二覆盖层115以形成开口122，而p型区域由第三掩模层120覆盖，如图12B所示。在一些实施例中，第三掩模层120是光刻胶图案，并且在其他实施例中，第三掩模层120是包括氧化硅、氮化硅或任何其他合适的材料的硬掩模层。
如图13A和图13B所示，在形成开口122之后，去除第三掩模层120。
之后，如图14A所示，形成用于n沟道FinFET的上S/D外延层50N，而如图14B所示的p型区域由第二覆盖层115保护。可以通过金属有机CVD(MOCVD)、ALD和/或分子束外延(MBE)形成上S/D外延层50N。
对于n沟道FET，在一些实施例中，上S/D外延层50N包括SiP、InP、SiCP、SiC或GaInP。在一些实施例中，下S/D外延层20N也包括SiP、InP、SiCP、SiC或GaInP，但是可以具有与上S/D外延层50N不同的组成。“不同的组成”意味着例如不同的材料、不同的元素组成比、不同的掺杂剂浓度等。在一些实施例中，下S/D外延层20N是Si。在某些实施例中，下S/D外延层20N和上S/D外延层50N包含P(磷)，并且上S/D外延层中的P的浓度高于下S/D外延层20N中的P的浓度。此外，当上S/D外延层包含P时，在一些实施例中，P的浓度在从约1.0×1020cm-3至约6.0×1021cm-3的范围内，并且在其他实施例中，P的浓度在从约5.0×1020cm-3至约1.0×1021cm-3的范围内。
之后，如图15A和图15B所示，通过适当的蚀刻和/或清洗操作去除第二覆盖层115。
此外，如图16A和图16B所示，在开口内部的上S/D外延层50P、50N上方以及ILD层70的上表面上方形成接触衬垫层61。可以通过CVD或ALD形成接触衬垫层61。接触衬垫层61包括SiN、SiOC、SiOCN、SiCO或任何合适的介电材料的一种或多种，并且在一些实施例中，具有在从约1nm至约10nm的范围内的厚度，并且在其他实施例中，该厚度可以在从约2nm至约8nm的范围内。
如图17A和图17B所示，通过使用图案化操作，去除形成在上S/D外延层50P、50N上方的接触衬垫层61。在一些实施例中，对暴露的上S/D外延层50P、50N实施预非晶注入130。在一些实施例中，注入锗(Ge)以使上S/D外延层50P、50N的上部是非晶的。
之后，沉积用于硅化物形成的金属层(例如，W、Ni、Co、Ti和/或Mo)。可以通过CVD、PVD或ALD或任何其他合适的膜形成方法形成金属层。如图18A和图18B所示，在形成金属层之后，在约450℃至约1000℃下实施诸如快速热退火操作的热操作以由上S/D外延层50N、50P(例如，Si)的组分与金属层的金属(例如，W、Ni、Co、Ti和/或Mo)形成硅化物层55N和55P。在一些实施例中，由于可以在金属层的形成期间形成硅化物层，因此没有实施热操作。
在形成硅化物层55N、55P之后，形成导电材料层60以填充接触开口。在一些实施例中，如图1A和图1B所示，导电材料层60包括粘合(胶)层62和主金属层64的毯式层。粘合层62包括导电材料的一层或多层。在一些实施例中，粘合层62包括形成在Ti层上的TiN层。可以使用任何其他合适的导电材料。在一些实施例中，TiN层和Ti层的每个的厚度均在从约1nm至约5nm的范围内，并且在其他实施例中，该厚度可以在从约2nm至约3nm的范围内。可以通过CVD、PVD、ALD、电镀或它们的组合或其他合适的膜形成方法来形成粘合层62。粘合层62用于防止主金属层剥离。在一些实施例中，没有使用粘合层并且在接触开口中直接形成主金属层。在这种情况下，主金属层64与硅化物层55N、55P直接接触。
在一些实施例中，粘合层的Ti层可以用作用于形成硅化物层的金属层。
在一些实施例中，主金属层64是Co、W、Mo和Cu的一种或任何其他合适的导电材料。在一个实施例中，Co用作主金属层。可以通过CVD、PVD、ALD、电镀或它们的组合或其他合适的膜形成方法来形成主金属层。如图19A和图19B所示，在形成导电材料层60之后，实施诸如化学机械抛光(CMP)或回蚀刻操作的平坦化操作以去除过量的材料，从而形成S/D接触件60。
应该理解，图19A和图19B所示的器件经受进一步CMOS工艺以形成诸如互连金属层、介电层、钝化层等的各个部件。
图20A示出了根据本发明的其他实施例的半导体器件的截面图，并且图20B示出了半导体器件的另一截面图。在以下实施例中，可以采用与参照图1A至图19B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在该实施例中，鳍结构10’(鳍结构10’的至少上部)由SiGe制成。SiGe鳍结构10’具有沟道区域14’和阱区域12’。在阱区域12’中，实施抗穿通(APT)注入，并且因此阱区域12’具有与沟道区域14’不同的掺杂剂浓度/特性。
鳍结构10’也具有未由栅极结构覆盖的源极/漏极区域。在S/D区域中，共形地形成额外的半导体层145以覆盖SiGe鳍结构10’的S/D区域，从而形成轻掺杂漏极(LDD)结构145。此外，在S/D区域中，实施离子注入操作并且S/D区域包括重掺杂区域140。
在形成S/D接触开口的蚀刻操作中，未蚀刻S/D区域的上部。因此，S/D区域突出于S/D接触开口的底部。在形成S/D接触开口之后，形成上S/D外延层160，并且形成硅化物层155。在一些实施例中，上S/D外延层160包括具有比S/D鳍结构更高的Ge含量的SiGe。在某些实施例中，上S/D外延层160被完全地消耗以形成硅化物层155，并且不存在于最终结构中。
本文描述的各个实施例或实例提供了超越现有技术的若干优势。例如，通过在形成S/D接触开口之后形成上S/D外延层，可以扩大接触件接合面积，从而减小S/D接触电阻。此外，不需要首先形成较大体积的下S/D外延层，这可以减小鳍间距。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在下面的结构上方形成层间介电(ILD)层。下面的结构包括设置在鳍结构的沟道区域上方的栅极结构以及设置在鳍结构的源极/漏极区域处的第一源极/漏极外延层。通过蚀刻ILD层的一部分以及第一源极/漏极外延层的上部在第一源极/漏极外延层上方形成第一开口。在蚀刻的第一源极/漏极外延层上方形成第二源极/漏极外延层。在第二源极/漏极外延层上方形成导电材料。在以上或以下的一个或多个实施例中，下面的结构还包括蚀刻停止层，并且在形成第一开口中，也蚀刻了蚀刻停止层的一部分。在以上或以下的一个或多个实施例中，在形成第二源极/漏极外延层之后，在第二源极/漏极外延层上方形成金属层，并且通过使金属层与第二源极/漏极外延层反应形成硅化物层。在硅化物层上形成导电材料。在以上或以下的一个或多个实施例中，在形成金属层之前，对第二源极/漏极外延层实施注入操作。在以上或以下的一个或多个实施例中，在形成第一开口之后，在第一开口中以及ILD层上方形成覆盖层，并且图案化覆盖层，从而在覆盖层中形成第二开口。在第二开口中形成第二源极/漏极外延层。在以上或以下的一个或多个实施例中，第一源极/漏极外延层具有与第二源极/漏极外延层不同的组成。在以上或以下的一个或多个实施例中，第一源极/漏极外延层和第二源极/漏极外延层包含Ge，并且第二源极/漏极外延层中的Ge的浓度高于第一源极/漏极外延层中的Ge的浓度。在以上或以下的一个或多个实施例中，第一源极/漏极外延层和第二源极/漏极外延层的至少一个还包含B。在以上或以下的一个或多个实施例中，第二源极/漏极外延层包括选自SiP、InP和GaInP组成的组的一种。在以上或以下的一个或多个实施例中，在凹槽(设置在鳍结构中)中和之上形成第一源极/漏极外延层。
根据本发明的另一方面，在制造半导体器件的方法中，在下面的结构上方形成层间介电(ILD)层。下面的结构包括用于第一导电类型的鳍式场效应晶体管(FinFET)的第一栅极结构和第一源极/漏极外延层，以及用于第二导电类型的鳍式场效应晶体管(FinFET)的第二栅极结构和第二源极/漏极外延层。通过蚀刻ILD层的一部分以及第一源极/漏极外延层的上部在第一源极/漏极外延层上方形成第一开口，并且通过蚀刻ILD层的一部分以及第二源极/漏极外延层的上部在第二源极/漏极外延层上方形成第二开口。在蚀刻的第一源极/漏极外延层上方形成第三源极/漏极外延层，而用第一覆盖层覆盖第二开口。在以上或以下的一个或多个实施例中，去除第一覆盖层并且在蚀刻的第二源极/漏极外延层上方形成第四源极/漏极外延层，而用第二覆盖层覆盖第三源极/漏极外延层。在以上或以下的一个或多个实施例中，在形成第四源极/漏极外延层之后，去除第二覆盖层，在第三源极/漏极外延层和第四源极/漏极外延层上方形成金属层，通过使金属层与第三源极/漏极外延层反应形成第一硅化物层并且通过使金属层与第四源极/漏极外延层反应形成第二硅化物层，并且在第一硅化物层上形成第一接触层以及在第二硅化物层上形成第二接触层。在以上或以下的一个或多个实施例中，第一覆盖层也形成在第一开口中以及ILD层上方。此外，图案化第一开口中形成的第一覆盖层，从而在第一覆盖层中形成第三开口，并且在第三开口中形成第三源极/漏极外延层。在以上或以下的一个或多个实施例中，第二覆盖层也形成在第二开口中以及ILD层上方。此外，图案化第二开口中形成的第二覆盖层，从而在第二覆盖层中形成第四开口，并且在第四开口中形成第四源极/漏极外延层。在以上或以下的一个或多个实施例中，第一源极/漏极外延层具有与第三源极/漏极外延层不同的组成，并且第二源极/漏极外延层具有与第四源极/漏极外延层不同的组成。在以上或以下的一个或多个实施例中，第一导电类型是p型，第一源极/漏极外延层和第三源极/漏极外延层包含Ge，并且第三源极/漏极外延层中的Ge的浓度高于第一源极/漏极外延层中的Ge的浓度。在以上或以下的一个或多个实施例中，第一源极/漏极外延层和第三源极/漏极外延层的至少一个还包含B。在以上或以下的一个或多个实施例中，第一导电类型是n型，并且第三源极/漏极外延层包括选自SiP、InP和GaInP组成的组的一种。
根据本发明的另一方面，在制造半导体器件的方法中，在下面的结构上方形成层间介电(ILD)层。下面的结构包括设置在第一鳍结构的沟道区域和第二鳍结构的沟道区域上方的栅极结构、设置在第一鳍结构的源极/漏极区域处的第一源极/漏极外延层以及设置在第二鳍结构的源极/漏极区域处的第二源极/漏极外延层。通过蚀刻ILD层的一部分以及第一源极/漏极外延层和第二源极/漏极外延层的上部在第一源极/漏极外延层和第二源极/漏极外延层上方形成第一开口。在蚀刻的第一源极/漏极外延层和蚀刻的第二源极/漏极外延层上方形成第三源极/漏极外延层。在第三源极/漏极外延层上方形成导电材料。
根据本发明的另一方面，半导体器件包括设置在鳍结构的沟道区域上方的栅极结构、设置在鳍结构的源极/漏极区域处的源极/漏极结构、覆盖源极/漏极结构的侧面的蚀刻停止层以及设置在源极/漏极结构上方的导电接触件。源极/漏极结构包括第一外延层以及设置在第一外延层上方的第二外延层。第二外延层设置在蚀刻停止层的上部上。在以上或以下的一个或多个实施例中，第二外延层设置在凹槽(形成在第一外延层中)中。在以上或以下的一个或多个实施例中，半导体器件还包括设置在第二外延层和导电接触件之间的硅化物层。在以上或以下的一个或多个实施例中，硅化物层包括TiSi。在以上或以下的一个或多个实施例中，第一外延层具有与第二外延层不同的组成。在以上或以下的一个或多个实施例中，第一外延层和第二外延层包含Ge，并且第二外延层中的Ge的浓度高于第一外延层中的Ge的浓度。在以上或以下的一个或多个实施例中，第一外延层和第二外延层的至少一个还包含B。在以上或以下的一个或多个实施例中，B的浓度在从1.0×1020cm-3至6.0×1021cm-3的范围内。在以上或以下的一个或多个实施例中，第一外延层包括Si1-xGex并且第二外延层包括Si1-yGey，并且0.15≤x≤0.8，0.2≤y≤1.0以及x<y。在以上或以下的一个或多个实施例中，第二外延层包括选自SiP、InP和GaInP组成的组的一种。在以上或以下的一个或多个实施例中，第二外延层中的P的浓度在从1.0×1020cm-3至6.0×1021cm-3的范围内。在以上或以下的一个或多个实施例中，在凹槽(设置在鳍结构中)中形成第一外延层。
根据本发明的另一方面，半导体器件包括第一鳍式场效应晶体管(FinFET)，第一鳍式场效应晶体管包括设置在第一鳍结构的第一沟道区域上方的第一栅极结构、设置在第一鳍结构的第一源极/漏极区域处的第一源极/漏极结构以及覆盖第一源极/漏极结构的侧面的第一蚀刻停止层；以及第二FinFET，第二FinFET包括设置在第二鳍结构的第二沟道区域上方的第二栅极结构、设置在第二鳍结构的第二源极/漏极区域处的第二源极/漏极结构以及覆盖第二源极/漏极结构的侧面的第二蚀刻停止层。第一FinFET是第一导电类型并且第二FinFET是第二导电类型。第一源极/漏极结构包括第一下外延层以及设置在第一下外延层上方的第一上外延层。第一上外延层设置在第一蚀刻停止层的上部上。在以上或以下的一个或多个实施例中，半导体器件还包括设置在第一上外延层上的第一硅化物层以及设置在第一硅化物层上的第一导电接触件。在以上或以下的一个或多个实施例中，第二源极/漏极结构包括第二下外延层以及设置在第二下外延层上方的第二上外延层，并且第二上外延层设置在第二下外延层上方，并且第二上外延层设置在第二蚀刻停止层的上部上。在以上或以下的一个或多个实施例中，半导体器件还包括设置在第一上外延层上的第一硅化物层以及设置在第一硅化物层上的第一导电接触件。在以上或以下的一个或多个实施例中，第二上外延层选自SiP、InP和GaInP组成的组的一种。在以上或以下的一个或多个实施例中，第一下外延层和第一上外延层包含Ge，并且第一上外延层中的Ge的浓度高于第一下外延层中的Ge的浓度。在以上或以下的一个或多个实施例中，第一下外延层和第一上外延层的至少一个还包含B。
根据本发明的另一方面，半导体器件包括设置在第一鳍结构的沟道区域和第二鳍结构的沟道区域上方的栅极结构、设置在第一鳍结构的源极/漏极区域处的第一外延层、设置在第二鳍结构的源极/漏极区域处的第二外延层、第三外延层以及覆盖第一源极/漏极外延层和第二源极/漏极外延层的侧面的蚀刻停止层。第三外延层设置在蚀刻停止层的上部上以及第一外延层和第二外延层上。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：栅极结构，设置在鳍结构的沟道区域上方；和第一源极/漏极外延层，设置在所述鳍结构的源极/漏极区域处；通过蚀刻所述层间介电层的部分以及所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口；在蚀刻的第一源极/漏极外延层上方形成第二源极/漏极外延层；以及在所述第二源极/漏极外延层上方形成导电材料。
在上述方法中，所述下面的结构还包括蚀刻停止层，以及在形成所述第一开口中，也蚀刻了所述蚀刻停止层的部分。
在上述方法中，还包括，在形成所述第二源极/漏极外延层之后：在所述第二源极/漏极外延层上方形成金属层；以及通过使所述金属层与所述第二源极/漏极外延层反应形成硅化物层，其中，在所述硅化物层上形成所述导电材料。
在上述方法中，还包括，在形成所述金属层之前，对所述第二源极/漏极外延层实施注入操作。
在上述方法中，还包括，在形成所述第一开口之后，在所述第一开口中以及所述层间介电层上方形成覆盖层；以及图案化所述覆盖层，从而在所述覆盖层中形成第二开口，其中，在所述第二开口中形成所述第二源极/漏极外延层。
在上述方法中，所述第一源极/漏极外延层与所述第二源极/漏极外延层具有不同的组成。
在上述方法中，所述第一源极/漏极外延层和所述第二源极/漏极外延层包含Ge，以及所述第二源极/漏极外延层中的Ge浓度高于所述第一源极/漏极外延层中的Ge浓度。
在上述方法中，所述第一源极/漏极外延层和所述第二源极/漏极外延层的至少一个还包含B。
在上述方法中，所述第二源极/漏极外延层包括选自SiP、InP和GaInP组成的组中的一种。
在上述方法中，在设置于所述鳍结构中的凹槽中和之上形成所述第一源极/漏极外延层。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：用于第一导电类型的鳍式场效应晶体管(FinFET)的第一栅极结构和第一源极/漏极外延层；和用于第二导电类型的鳍式场效应晶体管(FinFET)的第二栅极结构和第二源极/漏极外延层；通过蚀刻所述层间介电层的部分和所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口，并且通过蚀刻所述层间介电层的部分和所述第二源极/漏极外延层的上部在所述第二源极/漏极外延层上方形成第二开口；以及在蚀刻的第一源极/漏极外延层上方形成第三源极/漏极外延层，同时用第一覆盖层覆盖所述第二开口。
在上述方法中，还包括：去除所述第一覆盖层；以及在蚀刻的第二源极/漏极外延层上方形成第四源极/漏极外延层，同时用第二覆盖层覆盖所述第三源极/漏极外延层。
在上述方法中，还包括，在形成所述第四源极/漏极外延层之后：去除所述第二覆盖层；在所述第三源极/漏极外延层和所述第四源极/漏极外延层上方形成金属层；通过使所述金属层与所述第三源极/漏极外延层反应形成第一硅化物层并且通过使所述金属层与所述第四源极/漏极外延层反应形成第二硅化物层；以及在所述第一硅化物层上形成第一接触层并且在所述第二硅化物层上形成第二接触层。
在上述方法中，第一覆盖层形成在所述第一开口中以及所述层间介电层上方，所述方法还包括：图案化形成于所述第一开口中的所述第一覆盖层，从而在所述第一覆盖层中形成第三开口，以及在所述第三开口中形成所述第三源极/漏极外延层。
在上述方法中，所述第二覆盖层也形成在所述第二开口中以及所述层间介电层上方，所述方法还包括：图案化形成于所述第二开口中的所述第二覆盖层，从而在所述第二覆盖层中形成第四开口，以及在所述第四开口中形成所述第四源极/漏极外延层。
在上述方法中，所述第一源极/漏极外延层与所述第三源极/漏极外延层具有不同的组成，以及所述第二源极/漏极外延层与所述第四源极/漏极外延层具有不同的组成。
在上述方法中，所述第一导电类型是p型，所述第一源极/漏极外延层和所述第三源极/漏极外延层包含Ge，以及所述第三源极/漏极外延层中的Ge浓度高于所述第一源极/漏极外延层中的Ge浓度。
在上述方法中，所述第一源极/漏极外延层和所述第三源极/漏极外延层的至少一个还包含B。
在上述方法中，所述第一导电类型是n型，以及所述第三源极/漏极外延层包括选自SiP、InP和GaInP组成的组中的一种。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极结构，设置在鳍结构的沟道区域上方；源极/漏极结构，设置在所述鳍结构的源极/漏极区域处；蚀刻停止层，覆盖所述源极/漏极结构的侧面；以及导电接触件，设置在所述源极/漏极结构上方，其中：所述源极/漏极结构包括第一外延层和设置在所述第一外延层上方的第二外延层，并且所述第二外延层设置在所述蚀刻停止层的上部上。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。