半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，晶体管的栅极结构变得越来越细且长度变得越来越短，使得位于栅极结构两侧基底内的源漏掺杂区相距过近，则晶体管的短沟道效应也更易发生。

现有技术中，抑制短沟道效应的方法包括：增加源漏掺杂区之间的电阻；或者抑制载流子在源漏掺杂区之间沟道中的迁移。其中，增加源漏掺杂区之间的电阻的方法包括：轻掺杂工艺；或者，采用绝缘体上半导体材料作为衬底。而抑制载流子在源漏掺杂区之间沟道中迁移的方法包括：在沟道区、口袋区或晕区进行相反类型离子的过掺杂。

然而，现有技术抑制短沟道效应的工艺步骤较复杂。

技术实现要素：

本发明解决的技术问题是一种半导体结构及其形成方法，以降低抑制短沟道效应的工艺复杂度。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一鳍部，所述第一鳍部的顶部具有第一掩膜层，所述第二区基底上具有第二初始鳍部；在所述第一鳍部的侧壁形成第一掺杂层，所述第一掺杂层内具有第一掺杂离子；在所述基底上形成初始隔离层，所述初始隔离层暴露出第一掩膜层的顶部表面，且覆盖第一掺杂层和第二初始鳍部的侧壁；形成所述初始隔离层之后，去除部分第二初始鳍部，形成第二鳍部，所述第二鳍部上的初始隔离层内具有第一开口；以所述第一掩膜层和第一开口侧壁的初始隔离层为掩膜，采用外延工艺在所述第二鳍部上形成第三鳍部，所述第三鳍部中具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；在所述第三鳍部上形成第四鳍部，所述第四鳍部的顶部表面暴露出初始隔离层的顶部表面；去除部分所述初始隔离层，形成隔离层，所述隔离层的顶部表面低于第一鳍部和第四鳍部的顶部表面，且所述隔离层的顶部表面高于或者齐平于第三鳍部的顶部表面。

可选的，所述第一掺杂层的材料包括：氧化硅；所述第一掺杂层中第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³。

可选的，所述第一掺杂层还覆盖第二鳍部的侧壁；所述第一掺杂层、初始隔离层、第二鳍部和第一开口的形成步骤包括：在所述第一鳍部和第二初始鳍部的侧壁形成第一初始掺杂层；在所述基底、第一鳍部和第二初始鳍部上、以及第一初始掺杂层侧壁形成初始隔离层，所述初始隔离层的顶部暴露出第一掩膜层的顶部表面；去除部分第二初始鳍部，形成第二鳍部，所述第二鳍部上的初始隔离层内具有第一开口；去除第一开口侧壁的第一初始掺杂层，在所述第一鳍部和第二鳍部的侧壁形成第一掺杂层。

可选的，形成第一初始掺杂层之后，形成初始隔离层之前，所述形成方法还包括：在所述第一初始掺杂层的侧壁表面形成停止层；所述停止层的材料包括：氮化硅。

可选的，所述第三鳍部中第二掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～5.0e21atoms/cm³。

可选的，所述第一区用于形成nmos晶体管，所述第二区用于形成pmos晶体管；所述第一掺杂离子为p型离子，所述第二掺杂离子为n型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子或铟离子。

可选的，所述第三鳍部的材料包括硅锗或者硅；所述第三鳍部的形成工艺包括：外延生长工艺；当所述第三鳍部的材料为硅锗时，所述外延生长工艺的参数包括：硅源气体、锗源气体、氯化氢和氢气，硅源气体包括sih4或者sih2cl2，锗源气体包括geh4，硅源气体、锗源气体和氯化氢气体的流量均为1标准毫升/分钟～2000标准毫升/分钟，氢气的流量为0.1每分钟标准升～50每分钟标准升；在所述第三鳍部内掺杂第二掺杂离子的工艺包括原位掺杂工艺；当所述第二掺杂离子为磷离子时，所述原位掺杂工艺的参数包括：掺杂源包括磷源，所述磷源包括ph3，所述掺杂源的流量均为1标准毫升/分钟～2000标准毫升/分钟。

可选的，所述第一区用于形成pmos晶体管，所述第二区用于形成nmos晶体管；所述第一掺杂离子为n型离子，所述第二掺杂离子为p型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子或铟离子。

可选的，所述第三鳍部的材料包括ⅲ-ⅴ族元素组成的化合物或者硅；ⅲ-ⅴ族元素组成的化合物包括铟镓砷；

可选的，所述退火处理的工艺包括：尖峰退火工艺或者激光退火工艺；所述尖峰退火工艺的参数包括：温度为900摄氏度～1050摄氏度。

可选的，所述第一掩膜层的材料包括氮化硅或者氮氧化硅。

可选的，形成所述隔离层之后，所述形成方法还包括：形成横跨第一鳍部的第一栅极结构；在所述第一栅极结构两侧的第一鳍部内分别形成第一源漏掺杂区，所述第一源漏掺杂区中具有第一源漏离子，所述第一源漏离子与第一掺杂离子的导电类型相反；形成横跨第二鳍部、第三鳍部和第四鳍部的第二栅极结构；在所述第二栅极结构两侧第四鳍部内分别形成第二源漏掺杂区，所述第二源漏掺杂区内具有第二源漏离子，所述第二源漏离子与第二掺杂离子的导电类型相反。

本发明还提供一种半导体结构，包括：基底，所述基底包括第一区和第二区，所述第一区基底上具有第一鳍部，所述第一鳍部底部具有第一掺杂离子，所述第一鳍部顶部具有第一掩膜层；位于第一鳍部部分侧壁的第一掺杂层；位于第二区基底上的第二鳍部，所述第二鳍部上具有第三鳍部和位于第三鳍部上的第四鳍部，所述第三鳍部内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；位于基底上的隔离层，所述隔离层的顶部低于第一鳍部和第四鳍部的顶部表面，且所述隔离层的顶部表面高于或者齐平于第一掺杂层和第三鳍部的顶部表面。

可选的，所述第一掺杂层的材料包括：氧化硅；所述第一鳍部中第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³。

可选的，所述第三鳍部中第二掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～5.0e21atoms/cm³。

可选的，所述第一区用于形成nmos晶体管，所述第二区用于形成pmos晶体管；所述第一掺杂离子为p型离子，所述第二掺杂离子为n型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子；所述第三鳍部的材料包括硅锗或者硅。

可选的，所述第一区用于形成pmos晶体管，所述第二区用于形成nmos晶体管；所述第一掺杂离子为n型离子，所述第二掺杂离子为p型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子。

可选的，所述第三鳍部的材料包括ⅲ-ⅴ族元素组成的化合物或者硅；ⅲ-ⅴ族元素组成的化合物包括铟镓砷。

可选的，所述第一掩膜层的材料包括氮化硅或者氮氧化硅。

可选的，所述半导体结构还包括：横跨第一鳍部的第一栅极结构；分别位于第一栅极结构两侧第一鳍部内的第一源漏掺杂区，所述第一源漏掺杂区中具有第一源漏离子，所述第一源漏离子与第一掺杂离子的导电类型相反；横跨第二鳍部、第三鳍部和第四鳍部的第二栅极结构；分别位于所述第二栅极结构两侧第四鳍部内的第二源漏掺杂区，所述第二源漏掺杂区中具有第二源漏离子，所述第二源漏离子与第二掺杂离子的导电类型相反。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，在所述第一鳍部的侧壁形成第一掺杂层，所述第一掺杂层内具有第一掺杂离子，所述第一掺杂离子用于防止后续在第一鳍部内形成的第一源漏掺杂区之间发生串通。形成所述第一掺杂层之后，在所述第二鳍部顶部形成第三鳍部。所述第三鳍部内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反。所述第二掺杂离子用于防止后续在第四鳍部内形成的第二源漏掺杂区之间发生串通。在形成所述第三鳍部的过程中，由于第一鳍部的侧壁被第一掺杂层覆盖，第一鳍部的顶部被第一掩膜层覆盖，因此，无需借助额外的图形化工艺，仅仅采用外延生长工艺即可在第三鳍部内掺入第二掺杂离子，且第二掺杂离子不易掺杂入所述第一鳍部内。所述方法有利于简化工艺步骤，降低工艺复杂度。

进一步，形成第一初始掺杂层之后，形成初始隔离层之前，在所述第一初始掺杂层上形成停止层。所述停止层用于后续去除第一开口侧壁的第一初始掺杂层时，对第一开口侧壁的初始隔离层进行保护。

本发明技术方案提供的半导体结构中，所述半导体结构还包括位于第一鳍部内的第一源漏掺杂区，所述第一源漏掺杂区内具有第一源漏离子。所述第一鳍部底部具有第一掺杂离子，所述第一掺杂离子位于第一区沟道区的下方，且所述第一掺杂离子与第一源漏离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区之间发生串通，有利于抑制第一区器件的短沟道效应；同样的，所述半导体器件还包括：位于第四鳍部内的第二源漏掺杂区，所述第二源漏掺杂区内具有第二源漏离子，所述第二掺杂离子与第二源漏离子的导电类型相反，因此，所述第二掺杂离子能够抑制第二区器件的短沟道效应。

附图说明

图1至图2是一种半导体结构的形成方法各步骤的结构示意图；

图3至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，抑制短沟道效应的工艺步骤较复杂。

图1至图2是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供衬底100，所述衬底100包括nmos区和pmos区，所述nmos区和pmos区衬底100上分别具有鳍部101；在pmos区衬底100上形成第一掩膜层102；以所述第一掩膜层102为掩膜，对所述nmos区鳍部101进行第一离子注入，在所述nmos区鳍部101底部掺入第一掺杂离子103。

请参考图2，去除第一掩膜层102；在所述nmos区衬底100上形成第二掩膜层104；以所述第二掩膜层104为掩膜，对所述pmos区鳍部101进行第二离子注入，在所述pmos区鳍部101底部掺入第二掺杂离子105，所述第二掺杂离子105的导电类型与第一掺杂离子103的导电类型相反。

在所述pmos区鳍部101内掺入第二掺杂离子105之后，还包括：形成横跨nmos区鳍部101的第一栅极结构；在第一栅极结构两侧的鳍部101内分别形成第一源漏掺杂区，所述第一源漏掺杂区内具有第一源漏离子，所述第一源漏离子的导电类型与第一掺杂离子103的导电类型相反；形成横跨pmos区鳍部101的第二栅极结构；在所述第二栅极结构两侧的鳍部101内分别形成第二源漏掺杂区，所述第二源漏掺杂区内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子105的导电类型相反。

上述方法中，所述第一掺杂离子103的导电类型与第一源漏离子的导电类型相反，因此，所述第一掺杂离子103能够防止第一源漏掺杂区之间发生串通效应，使得nmos区器件不易发生漏电，有利于提高nmos区器件的性能。相应的，所述第二掺杂离子105的导电类型与第二源漏离子的导电类型相反，因此，所述第二掺杂离子105能够防止第二源漏掺杂区之间发生串通效应，使得pmos区器件不易发生漏电，有利于提高pmos区器件的性能。

然而，由于所述第一掺杂离子103和第二掺杂离子105的导电类型相反，为了在nmos区部分鳍部101内掺入第一掺杂离子103，而不在pmos区部分鳍部101内掺入第一掺杂离子103，需借助第一次图形化工艺。所述第一次图形化工艺的步骤包括：在所述pmos区基底100上形成第一掩膜层102；以所述第一掩膜层102为掩膜，对所述nmos区鳍部101进行第一离子注入，在所述nmos区部分鳍部101底部掺入第一掺杂离子103；在所述pmos区鳍部101底部掺入第一掺杂离子103之后，去除第一掩膜层102；去除第一掩膜层102之后，采用第一清洗工艺清洗半导体器件。由此可见，借助第一次图形化工艺在nmos区部分鳍部101内掺入第一掺杂离子103的工艺步骤繁多，工艺复杂。

同样的，为了在pmos区部分鳍部101底部掺入第二掺杂离子105，而不在nmos区部分鳍部101底部掺入第二掺杂离子105，需借助第二次图形化工艺。所述第二次图形化工艺与第一次图形化工艺相相似，因此，所述第二次图形化工艺的工艺步骤也繁多，工艺也较复杂。

综上，为了在nmos区部分鳍部101底部掺入第一掺杂离子103，在pmos区部分鳍部101底部掺入第二掺杂离子105，需借助第一次图形化工艺和第二次图形化工艺，因此，所述方法的工艺步骤较繁多，工艺较复杂。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述第一鳍部的顶部具有第一掩膜层，在第二鳍部顶部形成第三鳍部之前，在第一鳍部的侧壁上形成第一掺杂层。由于第一鳍部的侧壁被第一掺杂层覆盖，所述第一鳍部的顶部被掩膜层覆盖，因此，无需借助图形化工艺，而仅仅通过外延工艺即可在第三鳍部内掺入第二掺杂离子，且第二掺杂离子不易掺入第一鳍部内。所述方法有利于降低工艺的复杂度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供基底200，所述基底200包括第一区a和第二区b，所述第一区a基底200上具有第一鳍部201，所述第一鳍部201的顶部表面具有第一掩膜层250，所述第二区b基底上具有第二初始鳍部230。

在本实施例中，所述基底200、第一鳍部201和第二初始鳍部230的形成步骤包括：提供初始衬底，所述初始衬底上具有第一掩膜层250，所述第一掩膜层250暴露出部分初始衬底的顶部表面；以所述第一掩膜层250为掩膜，刻蚀所述初始衬底，形成基底200、位于第一区a基底200上的第一鳍部201和位于第二区b基底200上的第二初始鳍部230。

在本实施例中，所述初始衬底的材料为硅，相应的，所述基底200、第一鳍部201和第二初始鳍部230的材料为硅。在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底、第一鳍部和第二初始鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第一掩膜层250的材料包括：氮化硅或者氮氧化硅。

所述第一掩膜层250作用包括：一方面，所述第一掩膜层250用于形成基底200、第一鳍部201和第二初始鳍部230的掩膜；另一方面，所述第一掩膜层250用于后续形成第三鳍部时，保护第一鳍部201的顶部表面，防止第一鳍部201受到污染，有利于提高第一区a器件的性能。

在本实施例中，所述第二初始鳍部230的顶部表面也具有第一掩膜层250。

在本实施例中，所述第一区a用于nmos晶体管，所述第二区b用于形成pmos晶体管。

在其他实施例中，所述第一区用于pmos晶体管，所述第二区用于形成nmos晶体管。

形成所述第一鳍部201和第二初始鳍部230之后，包括：在所述第一鳍部201的侧壁形成第一掺杂层；在所述基底200上形成初始隔离层，所述初始隔离层的顶部暴露出第一掩膜层250的顶部表面，且覆盖第一掺杂层和第二初始鳍部230的侧壁；形成所述初始隔离层之后，去除部分第二初始鳍部230，形成第二鳍部，所述第二鳍部上的初始隔离层内具有第一开口。所述第一掺杂层、初始隔离层和第二鳍部的形成步骤具体请参考图4至图9。

请参考图4，在所述基底200上、第二初始鳍部230的侧壁和顶部表面、以及第一鳍部201的侧壁和顶部表面形成第一掺杂膜202，所述第一掺杂膜202内具有第一掺杂离子。

所述第一掺杂离子的导电类型与后续在第一鳍部201内形成的第一源漏掺杂区内第一源漏离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区之间发生串通，有利于抑制第一区a器件的短沟道效应。所述第一源漏离子的导电类型与晶体管的类型相关，因此，所述第一掺杂离子的导电类型与晶体管的导电类型相关。

在本实施例中，所述第一区a用于形成nmos晶体管，因此，所述第一掺杂离子为p型离子。在其他实施例中，所述第一区用于形成pmos晶体管，因此，所述第一掺杂离子为n型离子。

所述第一掺杂膜202内第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³，所述第一掺杂膜202用于后续在第一鳍部201和第二初始鳍部230的侧壁形成第一初始掺杂层，因此，所述第一掺杂膜202内第一掺杂离子的浓度决定所述第一初始掺杂层内第一掺杂离子的浓度。

在本实施例中，所述第一掺杂膜202的材料为氧化硅，所述第一掺杂离子为硼离子，所述第一掺杂膜202的形成工艺为原子层沉积工艺，所述原子层沉积工艺的参数包括：温度为80摄氏度～300摄氏度，硼源前驱体包括b2h6，硼源前驱体的流量为5标准毫升/分钟～500标准毫升/分钟，压强为5毫托～20托，循环次数为5次～80次。

请参考图5，去除基底200、第一鳍部201和第二初始鳍部230顶部的第一掺杂膜202，在所述第一鳍部201和第二初始鳍部230的侧壁形成第一初始掺杂层203。

去除基底200、第一鳍部201和第二初始鳍部230顶部的第一掺杂膜202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第一鳍部201上的第一掺杂膜202，使得后续进行退火处理时，能够有效地避免第一掺杂离子进入第一区a器件的沟道内，影响第一区a器件的稳定性。

去除第二初始鳍部230上的第一掺杂膜202，使得后续进行退火处理时，能够有效地避免第一掺杂离子进入第二区b器件的沟道内，影响第二区b器件的稳定性。

所述第一初始掺杂层203的材料包括：氧化硅，所述第一初始掺杂层203内第一掺杂离子的原子百分比浓度是由第一掺杂膜202内第一掺杂离子的原子百分比浓度所决定的，因此，所述第一初始掺杂层203内第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³。

在本实施例中，所述第一区a用于形成nmos晶体管，所述第一初始掺杂层203内第一掺杂离子为p型离子。在其他实施例中，所述第一区用于形成pmos晶体管，所述第一初始掺杂层内第一掺杂离子为n型离子。

在本实施例中，所述第一掺杂离子为硼离子。

请参考图6，在所述第一初始掺杂层203的侧壁形成停止层204。

在本实施例中，所述停止层204还覆盖基底200、第一鳍部201和第二初始鳍部230的顶部表面。在其他实施例中，所述停止层仅覆盖第一初始掺杂层的侧壁。

所述停止层204的材料包括：氮化硅，所述停止层204的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。

所述停止层204的材料与第一初始掺杂层203的材料不同，则所述停止层204和第一初始掺杂层203具有不同的刻蚀选择比。后续去除第二区b第一初始掺杂层203，所述停止层204用于保护后续形成的初始隔离层。

请参考图7，在所述基底200和停止层204上形成隔离材料膜(图中未示出)；平坦化所述隔离材料膜，直至暴露出第一掩膜层250的顶部表面，形成初始隔离层205。

所述隔离材料膜的材料包括：氧化硅，所述隔离材料膜的形成工艺包括：流体化学气相沉积工艺，所述隔离材料膜用于形成初始隔离层205。

平坦化所述隔离材料膜的工艺包括：化学机械研磨工艺。

在本实施例中，平坦化所述隔离材料膜的过程中，还包括去除第一鳍部201和第二初始鳍部230顶部的停止层204。在其他实施例中，所述第一鳍部和第二鳍部顶部无停止层，因此，在平坦化所述隔离材料膜的过程中，不包括去除第一鳍部和第二初始鳍部顶部的停止层。

所述初始隔离层205的材料包括：氧化硅。

所述初始隔离层205的作用包括：一方面，所述初始隔离层205用于后续形成隔离层，所述隔离层用于实现半导体不同器件之间的电隔离；另一方面，所述初始隔离层205和第一掩膜层250作为后续形成第三鳍部的掩膜，用于限制第三鳍部的形貌。

请参考图8，形成所述初始隔离层205之后，去除部分第二初始鳍部230，形成第二鳍部231，所述第二鳍部231上初始隔离层205内具有第一开口232，所述第一开口232侧壁暴露出部分第一初始掺杂层203。

所述第二鳍部231和第一开口232的形成步骤包括：在所述第一区a的初始隔离层205和第一掩膜层250上形成第一图形层(图中未示出)；以所述第一图形层为掩膜，形成所述第二鳍部231和第一开口232。

所述第一图形层包括：光刻胶，所述第一图形层用于保护第一区a的第一掩膜层250和第一鳍部201，防止后续去除部分第二初始鳍部230时，第一区a的第一掩膜层250和第一鳍部201被去除。

去除第二初始鳍部2230之前，还包括：去除第二初始鳍部230顶部的第一掩膜层250。

去除第二初始鳍部230顶部的第一掩膜层250，有利于暴露出第二初始鳍部230的顶部表面，进而有利于后续去除部分第二初始鳍部230，形成第二鳍部231和第一开口232。

去除第二初始鳍部230顶部的第一掩膜层250的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

第二初始鳍部230的去除量为：500埃～1000埃，选择所述第二初始鳍部230的去除量的意义在于：若所述第二初始鳍部230的去除量小于500埃，则不利于后续第三鳍部；若所述第二初始鳍部230的去除量大于1000埃，使得后续形成的第三鳍部的厚度较厚，增加工艺难度和复杂度。

在本实施例中，所述第二鳍部231的材料为硅，在其他实施例中，所述第二鳍部的材料包括：锗或者硅锗。

所述第一开口232侧壁暴露出部分第一初始掺杂层203，有利于后续去除第一开口232侧壁的第一初始掺杂层203。

请参考图9，形成所述第二鳍部231和第一开口232之后，去除第一开口232侧壁的第一初始掺杂层203(见图8)，在所述第一鳍部201和第二鳍部231的侧壁形成第一掺杂层273。

所述第一初始掺杂层203中的第一掺杂离子不能阻挡后续第二源漏掺杂区之间发生串通，因此，去除第一开口232侧壁的第一初始掺杂层203，有利于后续形成第二掺杂层，所述第二掺杂层中具有第二掺杂离子，所述第二掺杂离子能够抑制第二源漏掺杂区之间发生串通，有利于抑制第二区b器件的短沟道效应，防止漏电，提高第二区b器件的性能。

去除第一开口232侧壁的第一初始掺杂层203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在去除第一开口232侧壁的第一初始掺杂层203的过程中，由于第一初始掺杂层203的材料与停止层204的材料不同，则第一初始掺杂层203和停止层204具有不同的刻蚀选择比，所述停止层204作为去除第一开口232侧壁的第一初始掺杂层203的停止层，能够防止初始隔离层205被去除。

所述第一掺杂层273的材料包括：氧化硅，所述第一掺杂层273内第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³。所述第一掺杂离子的导电类型与后续形成的第一源漏掺杂区内的第一源漏离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区之间发生串通，有利于抑制第一区a器件的短沟道效应。

请参考图10，以所述第一掩膜层250和第一开口232侧壁的初始隔离层205为掩膜，采用外延工艺在所述第一开口232底部的第二鳍部231上形成第三鳍部208，所述第三鳍部208内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反；在所述第三鳍部208上形成第四鳍部209，所述第四鳍部209的顶部暴露出初始隔离层205的顶部表面。

形成第一开口232和第二鳍部231之后，形成第三鳍部208之前，还包括：去除第一图形层。

去除第一图形层的工艺包括：灰化工艺。

在本实施例中，在形成所述第三鳍部208的过程中，除了所述第一掩膜层250和第一开口232侧壁的初始隔离层205作为掩膜外，第一开口232侧壁的停止层204也作为掩膜。

在其他实施例中，在形成所述第三鳍部的过程中，仅仅第一掩膜层和第一开口侧壁的初始隔离层作为掩膜，用于限制第三鳍部的形貌。

所述第一开口232用于限制所述第三鳍部208的形貌。所述第二掺杂离子的导电类型与后续在第四鳍部内形成的第二源漏掺杂区内第二源漏离子的导电类型相反，因此，所述第二掺杂离子能够防止第二源漏掺杂区之间发生串通，有利于抑制第二区b器件的短沟道效应。所述第二源漏离子的导电类型与晶体管的类型相关，因此，所述第二掺杂离子的导电类型与晶体管的类型相关，具体的，所述晶体管为nmos晶体管，所述第二掺杂为p型离子；所述晶体管为pmos晶体管，所述第二掺杂离子为n型离子。

在本实施例中，所述第二区b用于形成pmos晶体管，因此，所述第二掺杂离子为n型离子。在本实施例中，所述第二掺杂离子为磷离子。在其他实施例中，所述第二区也用于形成pmos晶体管，所述第二掺杂离子包括：砷离子。

在本实施例中，所述第二掺杂离子的浓度为：5.0e19atoms/cm³～5.0e21atoms/cm³，选择所述第二掺杂离子的浓度的意义在于：若所述第二掺杂离子的浓度小于5.0e19atoms/cm³，使得第二掺杂离子对后续形成的第二源漏掺杂区中第二源漏离子的阻挡能力不够，使得第二源漏掺杂区之间易发生串通，使得第二区b器件的短沟道效应仍较严重；若所述第二掺杂离子的浓度大于5.0e21atoms/cm³，部分第二掺杂离子易扩散至第二区b器件的沟道区，影响器件的稳定性。

在本实施例中，所述第二区b用于形成pmos晶体管，所述第三鳍部208的材料为硅锗或者硅。

在其他实施例中，所述第二区用于形成nmos晶体管，所述第二掺杂层的材料包括：ⅲ-ⅴ族元素组成的化合物或者硅，ⅲ-ⅴ族元素组成的化合物包括铟镓砷。

所述第三鳍部208的形成工艺包括：外延生长工艺。

在本实施例中，所述第三鳍部208的材料为硅锗，所述外延生长工艺的参数包括：反应气体包括硅源气体、锗源气体、氯化氢和氢气，硅源气体包括sih4或者sih2cl2，锗源气体包括geh4，硅源气体、锗源气体和氯化氢气体的流量均为1标准毫升/分钟～2000标准毫升/分钟，氢气的流量为0.1每分钟标准升～50每分钟标准升；在所述第三鳍部208内掺入第二掺杂离子的工艺包括：原位掺杂工艺；第二掺杂离子为磷离子时，所述原位掺杂工艺的参数包括：掺杂源包括磷源，磷源包括ph3，掺杂源的流量为1标准毫升/分钟～2000标准毫升/分钟。

在形成所述第三鳍部208的过程中，由于第一鳍部201的侧壁被第一掺杂层273覆盖，所述第一鳍部201的顶部被第一掩膜层250，则仅仅采用外延生长工艺即可在第三鳍部208内掺入第二掺杂离子，且第二掺杂离子不易掺入第一鳍部201。因此，所述第二掺杂离子能够抑制第二区b器件短沟道效应的同时，不会对第一区a器件的性能造成影响。

第四鳍部209的材料包括：硅锗。所述第四鳍部209的形成工艺包括：外延生长工艺。

在形成所述第四鳍部209的过程中，所述第一开口232(见图9)也用于限制第四鳍部209的形貌。

请参考图11，去除部分初始隔离层205(见图10)，形成隔离层233，所述隔离层233的顶部表面低于第四鳍部209和第一鳍部201的顶部表面，且所述隔离层205的顶部表面高于或者齐平于第三鳍部208的顶部表面；形成所述隔离层233之后，去除第一鳍部201和第四鳍部209侧壁暴露出的停止层204；去除第一鳍部201和第四鳍部209侧壁暴露出的停止层204之后，去除第一鳍部201侧壁暴露出的第一掺杂层273；去除第一鳍部201侧壁暴露出的第一掺杂层273之后，进行退火处理，使第一掺杂离子进入第一鳍部201内。

在形成所述隔离层233的过程中，第一鳍部201顶部的第一掩膜层250也被去除。

去除部分初始隔离层205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述隔离层233用于实现半导体不同器件之间的电隔离。

所述隔离层233的顶部表面低于第四鳍部209的顶部表面，且所述隔离层233的顶部表面高于或者齐平于第三鳍部208的顶部表面，使得后续形成的横跨第四鳍部209、第三鳍部208和第二鳍部230的第二栅极结构覆盖部分第四鳍部209，不覆盖第三鳍部208，使得第三鳍部208位于第二栅极结构沟道区下方。所述第二掺杂离子与后续形成的第二源漏掺杂区中第二源漏离子的导电类型相反，所述第二掺杂离子能够阻挡第二源漏掺杂区之间发生串通，有利于抑制第二区b器件的短沟道效应，防止漏电。

去除第一鳍部201和第四鳍部209暴露出的停止层204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第一鳍部201侧壁的停止层204，有利于暴露出第一鳍部201侧壁上的第一掺杂层273，进而有利于后续去除第一鳍部201侧壁暴露出的第一掺杂层273，使得后续形成的横跨第一鳍部201的第一栅极结构覆盖第一鳍部201的部分侧壁和顶部表面，而不覆盖第一掺杂层273。而剩余的第一掺杂层273位于第一栅极结构下方的第一鳍部201的侧壁。后续通过退火处理，使所述第一掺杂离子扩散至第一栅极结构沟道区的下方。所述第一掺杂离子的导电类型与后续形成的第一源漏离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区发生串通，有利于抑制第一区a器件的短沟道效应。

所述退火处理的工艺包括：尖峰退火工艺或者激光退火工艺；所述尖峰退火工艺的参数包括：温度为900摄氏度～1050摄氏度。

所述退火处理使得第一掺杂离子进入第一鳍部201底部，具体的，所述第一掺杂离子位于后续形成的横跨第一鳍部201的第一栅极结构沟道区下方的第一鳍部201内。由于所述第一掺杂离子与后续形成的第一掺杂离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区发生串通，有利于抑制第一区a器件的短沟道效应，防止漏电。

请参考图12至图14，图13是图12沿c-c1线的剖面示意图，图14是图12沿d-d1线的剖面示意图，形成第一鳍部201的第一栅极结构255；形成横跨第二鳍部231、第三鳍部208和第四鳍部209的第二栅极结构235。

所述第一栅极结构255包括：第一栅介质层(图中未示处)和位于第一栅介质层上的第一栅极层(图中未示处)。

所述第一栅介质层的材料包括：氧化硅，所述第一栅极层的材料包括：硅。

所述第二栅极结构235包括：第二栅介质层(图中未示处)和位于第二栅介质层上的第一栅极层(图中未示处)。

所述第二栅介质层的材料包括：氧化硅，所述第二栅极层的材料包括：硅。

请参考图15，在第一栅极结构255两侧的第一鳍部201内形成第一源漏掺杂区236，所述第一源漏掺杂区236内具有第一源漏离子，所述第一源漏离子的导电类型与第一掺杂离子的导电类型相反。

需要说明的是，图15是在图13基础上的结构示意图。

所述第一源漏掺杂区236的形成步骤包括：在所述第一栅极结构255两侧的第一鳍部201内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一源漏离子。

所述第一源漏开口的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一外延层的材料和第一源漏离子的导电类型与晶体管的类型相关。在本实施例中，所述第一区a用于形成nmos晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，具体的，所述第一外延层的材料为碳化锗。碳化硅能够为所形成nmos晶体管沟道提供拉应力，从而增加nmos晶体管沟道中载流子的迁移速率。所述第一源漏离子为n型离子，如：磷离子或者砷离子。相应的，所述第一掺杂离子为p型离子，如：硼离子。

在其他实施例中，所述第一区用于形成pmos晶体管，因此，所述第一外延层的材料包括：硅锗或者硅。所述第一源漏离子为p型离子，如：硼离子。相应的，所述第一掺杂离子为n型离子，如：磷离子或者砷离子。

所述第一掺杂离子与第一源漏离子的导电类型相反，则第一掺杂离子能够阻挡第一源漏掺杂区236之间发生串通，有利于抑制第一区a器件的短沟道效应，防止漏电。

请参考图16，在所述第二栅极结构235两侧的第四鳍部209内形成第二源漏掺杂区237，所述第二源漏掺杂区237内具有第二源漏离子，所述第二源漏离子的导电类型与第二掺杂离子的导电类型相反。

需要说明的是，图16是在图14基础上的结构示意图。

所述第二源漏掺杂区237的形成步骤与第一源漏掺杂区236的形成步骤相同，在此不做赘述。

在本实施例中，所述第二区b用于形成pmos晶体管，因此，所述第二外延层的材料包括：硅锗或者硅，具体的，所述第二外延层的材料为硅锗。硅锗能够为所形成pmos晶体管沟道提供压应力，从而改善沟道载流子的迁移速率。所述第二源漏离子为p型离子，如：硼离子。相应的，所述第二掺杂离子为n型离子，如：磷离子或者砷离子。

在其他实施例中，所述第二区用于形成nmos晶体管，因此，所述第二外延层的材料包括：碳化硅或者硅。所述第二源漏离子为n型离子，如：磷离子或者砷离子。相应的，所述第二掺杂离子为p型离子，如：硼离子。

所述第二掺杂离子与第二源漏离子的导电类型相反，则第二掺杂离子能够阻挡第二源漏掺杂区237之间发生串通，有利于抑制第二区b器件的短沟道效应，防止漏电。

相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图11，包括：

基底200，所述基底200包括第一区a和第二区b，所述第一区a基底200上具有第一鳍部201，所述第一鳍部201内具有第一掺杂离子，所述第一鳍部201的顶部具有第一掩膜层250(见图10)；

位于第一鳍部201部分侧壁的第一掺杂层253；

位于第二区b基底200上的第二鳍部231，所述第二鳍部231上具有第三鳍部208和位于第三鳍部208上的第四鳍部209，所述第三鳍部208内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；

位于基底200上的隔离层233，所述隔离层233的顶部低于第一鳍部201和第四鳍部209的顶部表面，且所述隔离层233的顶部表面高于或者齐平于第一掺杂层253和第三鳍部208的顶部表面。

所述第一掺杂层253的材料包括：氧化硅；所述第一鳍部201中第一掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～8.0e21atoms/cm³。

所述第三鳍部208中第二掺杂离子的原子百分比浓度为：5.0e19atoms/cm³～5.0e21atoms/cm³。

所述第一区a用于形成nmos晶体管，所述第二区用于形成pmos晶体管；所述第一掺杂离子为p型离子，所述第二掺杂离子为n型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子或铟离子。所述第三鳍部208的材料包括硅锗或者硅。

所述第一区a用于形成pmos晶体管，所述第二区b用于形成nmos晶体管；所述第一掺杂离子的导电类型为n型离子，所述第二掺杂离子的导电类型为p型离子；所述n型离子包括磷离子或者砷离子，所述p型离子包括硼离子或铟离子。所述第三鳍部208的材料包括ⅲ-ⅴ族元素组成的化合物或者硅；ⅲ-ⅴ族元素组成的化合物包括铟镓砷；

所述第一掩膜层250的材料包括氮化硅或者氮氧化硅。

所述半导体结构还包括：横跨第一鳍部201的第一栅极结构；位于第一栅极结构两侧的第一鳍部201内的第一源漏掺杂区，所述第一源漏掺杂区中具有第一源漏离子，所述第一源漏离子与第一掺杂离子的导电类型相反；横跨第二鳍部231、第三鳍部208和第四鳍部209的第二栅极结构；位于所述第二栅极结构两侧的第四鳍部209内的第二源漏掺杂区，所述第二源漏掺杂区中具有第二源漏离子，所述第二源漏离子与第二掺杂离子的导电类型相反。

由于所述第一掺杂离子与第一源漏离子的导电类型相反，因此，所述第一掺杂离子能够防止第一源漏掺杂区之间发生串通，有利于抑制第一区a器件的短沟道效应，防止漏电。

由于所述第二掺杂离子与第二源漏离子的导电类型相反，因此，所述第二掺杂离子能够防止第二源漏掺杂区之间发生串通，有利于抑制第二区b器件的短沟道效应，防止漏电。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。