本发明涉及半导体工艺领域，尤其涉及一种闪存浮栅的制作方法以及NOR闪存。
背景技术：
随着半导体技术的发展，闪存(flashmemory)作为一种非易失性存储器得到了广泛的应用。闪存在传统的MOS晶体管结构基础上增加了浮栅和隧穿氧化层，利用浮栅来存储电荷，从而实现了存储内容的非易失性(non-volatile)。
NAND闪存和NOR闪存是目前市场上两种重要的非易失闪存技术。其中，NOR闪存可以对其中每一个存储单元进行独立的读写操作，提供了完全的随机存取功能，因此能用于可执行程序的非易失性存储，而NAND闪存不能提供完全的随机存取功能来独立读取每一个存储单元，存储单元擦除时只能按块操作而不能按单个存储单元独立操作。相比于NAND闪存，NOR闪存可以提供通用型的非易失性存储器，具有完全随机存取功能，可用于数据存储以及可执行程序代码存储。
一种用于65nmNOR闪存的浮栅制造工艺主要包括以下步骤：在半导体基底上形成衬垫氧化层和氮化硅层；刻蚀该氮化硅层、衬垫氧化层以及半导体基底以在半导体基底中形成沟槽；在该沟槽内填充隔离介质并进行CMP工艺使得隔离介质和前述氮化硅层齐平；接着去除前述氮化硅层及其下方的衬垫氧化层，在隔离介质之间的半导体基底上形成隧穿氧化层并填充多晶硅作为浮栅层，利用CMP工艺使得多晶硅和隔离介质的上表面齐平；最后回刻蚀以去除部分隔离介质从而形成浮栅。
但是，随着工艺节点下降，上述方法中隔离介质之间的间隙的深宽比增加，使得多晶硅的填充难度增加，另外CMP工艺直接作用于浮栅层，容易导致所形成的浮栅厚度均一性较差的问题，在回刻蚀隔离介质时，干法工艺的等离子体有可能对位于浮栅层下方的隧穿氧化层造成损坏，因而上述浮栅工艺亟需进行改进。
技术实现要素：
本发明的目的是提供一种闪存浮栅的制作方法以及NOR闪存，以解决现有闪存浮栅制造工艺中，随着工艺节点下降存在的浮栅层填充难度增加的问题。
为解决上述问题，本发明提供了一种闪存浮栅的制作方法，其特征在于，包括：
提供半导体基底，在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层；刻蚀所述硬掩模层、所述浮栅层、所述隧穿氧化层以及所述半导体基底，从而在所述半导体基底中形成多个隔离沟槽；在所述隔离沟槽的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽；回刻蚀所述隔离介质以形成隔离结构；以及去除所述硬掩模层从而在所述隔离结构之间形成浮栅。
可选的，所述隧穿氧化层利用原位蒸汽生成(in situ steam generation,ISSG)方法或者脱耦等离子体氮化(Dip-pen nanolithography，DPN)方法形成。所述隧穿氧化层的厚度是80至
可选的，回刻蚀所述隔离介质以形成隔离结构的方法为一次干法刻蚀工艺。
可选的，所述隔离结构的上表面高于所述隧穿氧化层的上表面并且低于所述浮栅层的上表面。
可选的，所述浮栅的高宽比大于2。
可选的，在的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽的步骤包括，利用化学机械研磨工艺使所述隔离介质的上表面与所述硬掩模层的上表面齐平。
可选的，在所述半导体基底上形成所述隧穿氧化层之前，还包括：在所述半导体基底上形成衬垫氧化层；进行阱区的离子注入；以及去除所述衬垫氧化层。
可选的，去除所述衬垫氧化层的方法包括湿法蚀刻。
另外，本发明还提供利用上述方法制作的NOR闪存，其中，所述NOR闪存选自随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路或数字射频存储器。
利用本发明的闪存浮栅的制作方法，在半导体基底上依次叠加形成隧穿氧化层和浮栅层，然后再刻蚀浮栅层、隧穿氧化层以及半导体基底并填充隔离介质，从而避免了在隔离介质之间填充浮栅层时，随着填充间隙的深宽比增加使得浮栅层填充难度增大的问题，另外在浮栅层上形成了硬掩模层，从而对浮栅层形成保护，可以避免CMP工艺直接作用于浮栅层对浮栅厚度的影响。
进一步的，本发明的闪存浮栅的制作方法中，可以利用ISSG工艺或DPN工艺形成所述隧穿氧化层，通过在ISSG工艺或DPN工艺中氮气(N2)含量的变化调整隧穿氧化层的含氮量，可以得到稳定性和均一性较佳的隧穿氧化层。
附图说明
图1a至图1d是一种NOR闪存浮栅的制作方法的剖面示意图。
图2是本发明实施例的闪存浮栅的制作方法的流程示意图。
图3a至图3e是本发明实施例的闪存浮栅的制作方法的剖面示意图。
附图标记说明：
100、200-半导体基底；101-衬垫氧化层；102-氮化硅层；104-栅极氧化层；10、20-隔离沟槽；103、204-隔离介质；201-隧穿氧化层；105、202-浮栅层；106、206-浮栅；203-硬掩模层；205-隔离结构。
具体实施方式
浮栅的制作对闪存的性能至关重要。对于具备控制栅和浮栅的叠栅结构的闪存来说，控制栅通过与浮栅的耦合从而控制浮栅中电子的存储或释放，因而提高控制栅和浮栅之间的耦合率以及提高同一基底上不同闪存单元之间的耦合率均一性是闪存制造工艺中的考虑重点之一。
图1a至图1d是一种NOR闪存浮栅的制作方法的剖面示意图。可用于例如65nmNOR型闪存的浮栅制造，具体包括以下步骤。
首先，如图1a所示，在半导体基底100上形成衬垫氧化层101和氮化硅层102。
其次，如图1b所示，刻蚀氮化硅层102、衬垫氧化层101以及半导体基底100以在半导体基底100中形成隔离沟槽10，在隔离沟槽10内填充隔离介质103(如氧化硅)并进行CMP工艺使得隔离介质103和氮化硅层102齐平。
再次，如图1c所示，去除氮化硅层102及其下方的衬垫氧化层101，在隔离介质103之间的半导体基底100上形成栅极氧化层104(栅极氧化层104是利用现有工艺制作的NOR闪存的隧穿氧化层)和浮栅层105，利用CMP工艺使得浮栅层105和隔离介质103的上表面齐平。
最后，如图1d所示，利用回刻蚀方法去除部分隔离介质103从而形成浮栅106。
但是，发明人研究发现，上述浮栅制作工艺对于65nm以下技术节点的闪存工艺，会存在几个问题。首先，由于用于形成浮栅106的多晶硅材料需要填充在半导体基底100上的隔离介质103之间的间隙(即氮化硅层102去除之后所形成的空间)中，当该间隙的尺寸变小、深宽比变大(例如深宽比大于2)时，填充多晶硅材料的难度显著增加；其次，上述浮栅制作工艺中，利用CMP工艺使浮栅层105和隔离介质103的上表面齐平，从而确定了浮栅层105所形成的浮栅106的厚度，但是，CMP工艺由于存在凹陷(dishing)以及腐蚀(erosion)的问题，经CMP处理后的表面均一性仍然较差，会造成半导体基底100上的多个闪存单元(cell)的浮栅106的厚度差别，进而使得后续闪存单元的控制栅和浮栅之间的耦合率的均一性较差，导致闪存单元的阈值电压分布较宽；再次，上述浮栅制作工艺中，通常利用湿法和干法蚀刻对隔离介质103进行回刻蚀，但是在这个过程中，湿法蚀刻的精度较差会影响回刻蚀的精度，并且干法蚀刻中的等离子体有可能会对浮栅层105下方的栅极氧化层104造成损伤，栅极氧化层104中的缺陷对闪存性能会有不利影响。
因而，有必要对现有闪存浮栅工艺进行改进，以适应例如65nm工艺节点以下NOR闪存的技术需求。发明人经过深入研究，提出了本发明的闪存浮栅的制作方法。
以下结合附图和具体实施例对本发明实施例的闪存浮栅的制作方法以及NOR闪存作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2是本发明实施例的闪存浮栅的制作方法的流程示意图。如图2所示，本发明实施例的闪存浮栅的制作方法包括如下步骤：
S1：提供半导体基底，在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层；
S2：刻蚀所述硬掩模层、所述浮栅层、所述隧穿氧化层以及所述半导体基底，在所述半导体基底中形成多个隔离沟槽；
S3：在所述隔离沟槽的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽；
S4：回刻蚀所述隔离介质以形成隔离结构；以及
S5：去除所述硬掩模层从而在所述隔离结构之间形成浮栅。
图3a至图3e是本发明实施例的闪存浮栅的制作方法各步骤的剖面示意图。以下结合图2和图3a至图3e对本实施例的闪存浮栅的制作方法做进一步详细的说明。
结合图2和图3a，执行步骤S1，提供半导体基底200，在半导体基底200上依次叠加形成隧穿氧化层201、浮栅层202和硬掩模层203。
半导体基底200的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。半导体基底200还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
优选方案中，在形成隧穿氧化层201之前，在半导体基200上还可以包括以下步骤：
在半导体基底200上形成衬垫氧化层，衬垫氧化层沉积在半导体基底200的表面上，衬垫氧化层的材料优选氧化硅，其厚度约接下来进行阱区的离子注入，本实施例中半导体基底200例如为P型半导体基底，所以优选采用离子注入的方式形成N阱区。在本发明的其他实施例中，当半导体基底为N型时，本领域技术人员可以对阱区的类型作出相应的变化；由于离子注入可能对衬垫氧化层造成破坏，需要去除衬垫氧化层再重新形成隧穿氧化层201。可选择湿法蚀刻的方法去除该衬垫氧化层。
隧穿氧化层201形成于去除衬垫氧化层后的半导体基底200表面，隧穿氧化层201有利于在进行离子注入时，阻止离子有可能穿过浮栅进入半导体基底200，进而影响半导体基底200的电压状态，对闪存形成造成不利影响。
本实施例中，隧穿氧化层201的方法可以采用原位蒸汽生成(in situ steam generation,ISSG)工艺(或方法)或者脱耦等离子体氮化(Dip-pen nanolithography，DPN)工艺(或方法)形成。其中，ISSG工艺属于低压工艺，具体是将氧气和氢气以一定比例混合，未经事先的燃烧过程即直接导入工艺腔室内。半导体基底200加热后可视为一点火源，使氢气(H2)和氧气(O2)间反应发生在半导体基底200表面附近(原位)，ISSG工艺的反应压强一般在1～20Torr之间，反应温度通常在900至1200℃之间，而氢气和氧气的流速之和通常在至40slm之间，其中，氢气占氢气和氧气的混合气体的摩尔比值大约在0.1％至40％范围。在本发明的某些实施例中，载气与氢气和氧气的混合气体一起流过腔室，用以提高压强的均匀性，其中载气例如是氮气(N2)，但载气在该ISSG工艺中并不是必要的元素。
DPN工艺利用原子力显微镜(AFM)的探针把“墨水”分子传输至半导体基底200表面,使之形成自组装单分子层。DPN技术可在纳米尺度范围内将可控量的氮(原子或者离子)结合到氧化硅的表面，以等离子方式掺杂的氮通常会分布在氧化硅表面或者氧化硅表面或者填充在表面附近，尽可能抑制界面间的渗透，有效地提高了隧穿氧化层的介电常数，降低了栅漏电流。本实施例中，DPN工艺中，氮气占全部工艺气体的摩尔比值大约在2％至5％范围。
本实施例中，隧穿氧化层201包括氧化硅和/或掺氮的氧化硅，通过上述工艺中氮气含量的变化，可以调整隧穿氧化层201中氮的含量，具体可以根据要制作的闪存结构以及对隧穿氧化层201隧穿性能的要求，调整隧穿氧化层201中氮的含量(例如控制于5％以下)，以提高隧穿氧化层201的可靠性和均一性。
在另外的实施例中，隧穿氧化层201也可以利用热炉管工艺或快速热氧化工艺形成，这两种工艺属于本领域常用的工艺，此处不再赘述。本实施例中，隧穿氧化层201的厚度为至优选80至
浮栅层202形成于隧穿氧化层201表面，浮栅层202可包括多晶硅，可采用本领域常用的沉积方法(例如化学气相沉积，CVD)形成，浮栅层202也可以包括掺杂离子。浮栅层202的厚度例如为至本实施例中，浮栅层202在隔离沟槽之前即形成，从而不再通过填充隔离介质之间的间隙获得，浮栅层202的厚度即可以作为最终浮栅的厚度，因而其在半导体基底200上的均一性会比经CMP工艺后所得到的浮栅层的均一性更佳。
本实施例中，在浮栅层202表面形成了硬掩模层203，硬掩模层203可以包括氮化硅，其可以用作CMP工艺的停止层以及干法刻蚀工艺的保护层，其厚度约至
结合图2和图3b，执行步骤S2，刻蚀硬掩模层203、浮栅层202、隧穿氧化层201以及半导体基底200，在半导体基底200中形成多个隔离沟槽20。
具体的，可以利用各向异性的干法蚀刻工艺刻蚀硬掩模层203、浮栅层202、隧穿氧化层201以及半导体基底200，刻蚀气体可以是选自HBr、Cl2、SF6、O2、N2、NF3、Ar、He和CF4组成的组中的一种或几种。隔离沟槽20的底部位于半导体基底200内。
本实施例中，浮栅层202先于隔离沟槽20形成，不涉及浮栅层202材料的填充，从而隔离沟槽20相对于现有工艺中的隔离沟槽10其宽度可以进一步缩小，对于经刻蚀后的浮栅层202来说，所形成的浮栅的高宽比可以更大，从而适用于65nm工艺节点以下的闪存工艺，本实施例中浮栅的高宽比可以大于2，甚至大于2.5。
结合图2和图3c，执行步骤S3，在隔离沟槽20内壁形成沟槽氧化层(未示出)并利用隔离介质204填充满所述隔离沟槽20。
形成沟槽氧化层的目的是对隔离沟槽20进行氧化修复，提高隔离介质204的填充效果。沟槽氧化层的形成方法例如是热氧化工艺或沉积工艺，具体的工艺操作本领域技术人员可以参考现有技术进行。
隔离介质204优选是氧化硅，可选择例如CVD工艺或等离子体沉积工艺沉积隔离介质204以填充满隔离沟槽20，然后利用CMP工艺使隔离介质204的上表面与硬掩模层203的上表面齐平。
结合图2和图3d，执行步骤S4，回刻蚀隔离介质204以形成隔离结构205。
隔离结构205可以是浅沟槽隔离结构(STI)，用于将半导体基底200上的各个独立元件(例如不同的存储单元、不同的各类晶体管等等)进行隔离。隔离结构205的上表面低于浮栅层202的上表面并且高于隧穿氧化层201的上表面。
现有工艺在回刻蚀隔离介质时，为了去除浮栅层上的氧化物，需要先进行湿法刻蚀然后再干法刻蚀隔离介质，本实施例中，步骤S4回刻蚀隔离介质204时，浮栅层202被硬掩模层203覆盖，可以仅利用一次干法蚀刻回刻蚀隔离介质204，相较于现有工艺，可以更精确的控制刻蚀的精度和深度，该刻蚀深度决定了隔离结构205上表面的位置，对于通过控制栅和浮栅之间的耦合来控制电子(或信息)的存储或释放的闪存来说，浮栅层202与隔离结构205之间的高度差是决定耦合率的关键尺寸之一。
另外，由于硬掩模层203的保护，步骤S4中，对浮栅层202下方的隧穿氧化层201来说，较不易被干法刻蚀中的等离子体破坏。
结合图2和图3e，执行步骤S5，去除硬掩模层203从而在隔离结构205之间形成浮栅206。具体可以利用干法或湿法蚀刻去除硬掩模层203，从而暴露出下方的浮栅层202，形成本实施例所涉及闪存的浮栅206。
后续可以在浮栅206表面形成极间介质层(例如ONO结构的介质层)以及控制栅，使浮栅206和该控制栅形成叠栅或分离栅结构，并在该叠栅或分离栅结构周围的半导体基底200上形成本实施例所涉及闪存的源极区和漏极区，以得到完整的闪存结构。需要说明的是，对于本发明涉及的浮栅所用于的闪存，其可以不仅包括这些器件和结构，本领域技术人员也可以参考现有技术使其包含公知的闪存结构和工艺步骤。
利用包括上述提高闪存浮栅的制作方法，可以形成NOR闪存，该NOR闪存可利用例如65nm以下技术节点的制作工艺形成，可避免现有闪存浮栅制造工艺随着工艺节点下降存在的浮栅层填充难度增加以及所形成的浮栅的厚度均一性较差的问题。该NOR闪存包括利用上述方法所形成的浮栅206，具体的，该NOR闪存可以属于随机存取存储器、动态随机存储存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和数字射频存储器中的一种或多种。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。