多芯片堆叠封装结构的制作方法

本实用新型关于一种多芯片堆叠封装结构，尤指一种包含有两彼此重迭但分隔的芯片的多芯片堆叠封装结构。

背景技术：

随着电子产品的微小化与多功能化，多芯片封装结构在许多电子产品越来越常见，其系将两个或两个以上的芯片封装在单一封装结构中，以缩减整体体积。常见的多芯片封装结构系将两个以上的芯片彼此并排地设置于同一基板上，但并排设置芯片将使得封装结构的面积随着芯片数量的增加而加大。为解决此问题，目前发展出使用堆叠的方式来配置芯片。然而，当两个彼此堆叠的芯片为模拟芯片时，芯片中的模拟电路会产生彼此干扰，进而影响模拟电路的运作。

有鉴于此，在避免芯片彼此干扰且防止其于制程中受损的情况下，缩减封装结构的体积实为业界努力的目标。

技术实现要素：

本实用新型的目的在于提供一种多芯片堆叠封装结构，以在避免芯片彼此干扰的情况下缩减封装结构的体积。

为达上述的目的，本实用新型提供一种多芯片堆叠封装结构，其包括一载体、一第一芯片堆叠以及一第三芯片。第一芯片堆叠，设置于载体上，其中第一芯片堆叠包括一第一芯片以及一第二芯片，且第二芯片设置于第一芯片上。第三芯片设置于载体上，其中第三芯片于载体的垂直投影方向上与第二芯片重迭，且第三芯片与第二芯片彼此分隔。

附图说明

图1绘示本实用新型第一实施例的多芯片堆叠封装结构的剖视示意图。

图2绘示本实用新型第二实施例的多芯片堆叠封装结构的剖视示意图。

图3绘示本实用新型第三实施例的多芯片堆叠封装结构的剖视示意图。

图4绘示本实用新型第四实施例的多芯片堆叠封装结构的俯视示意图。

图5为沿着图4的水平方向观看的侧视示意图。

图6绘示本实用新型第五实施例的多芯片堆叠封装结构的俯视示意图。

图7为沿着图6的水平方向观看的侧视示意图。

图8绘示本实用新型第六实施例的多芯片堆叠封装结构的俯视示意图。

图9为沿着图8的水平方向观看的侧视示意图。

符号说明

100、200、300、400、500、600 多芯片堆叠封装结构

102 载体 102a 固晶垫

102b 接脚 104、202、602 第一芯片堆叠

106 第三芯片 108 第一芯片

110 第二芯片 112 接垫

204 第四芯片 302 第三芯片堆叠

304 第五芯片 402 第六芯片

502 第二芯片堆叠 504、506 芯片

604 第七芯片 606 第八芯片

S1 第一间隔 S2 第二间隔

W1 第一焊线 W2 第二焊线

W3 第三焊线 W4 第四焊线

W 焊线 HD 水平方向

VD 垂直投影方向

具体实施方式

为使熟悉本实用新型所属技术领域的普通技术人员能更进一步了解本实用新型，下文特列举本实用新型的实施例，并配合所附图式，详细说明本实用新型的构成内容及所欲达成的功效，本说明书中的各项细节亦可基于不同观点与应用，在不悖离本实用新型的精神下进行各种修饰与变更。另须注意的是，以下图式均为简化的示意图式，而仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型有关的组件而非按照实际实施时的组件数目、形状与尺寸绘制，其实际实施时各组件的型态、数量及比例可随需求作变更，且组件布局型态可更为复杂。

请参阅图1。本实施例所提供的多芯片堆叠封装结构100包括载体102、第一芯片堆叠104以及第三芯片106。载体102可用于承载第一芯片堆叠104与第三芯片106，并用于提供电连接接点将第一芯片堆叠104与第三芯片106电性连接至外界。于本实施例中，载体102可为导线架(leadframe)，并包括彼此分隔的固晶垫102a与接脚102b，其中固晶垫102a用于设置芯片，且接脚102b可作为电连接至外界的接点。但本实用新型并不以此为限，载体102亦可为载板，例如电路板(circuit board)。此外，本实用新型的芯片也可称为晶粒(die)，且可为已封装晶粒或未封装晶粒。举例而言，已封装晶粒可为经过晶圆级封装所形成的晶粒，而未封装晶粒则可为直接对形成有电路的晶圆进行切割之后的晶粒。

第一芯片堆叠104设置于载体102的固晶垫102a上，并包含有一第一芯片108以及一第二芯片110，其中第二芯片110设置于第一芯片108上。于本实施例中，第二芯片110可直接固晶于第一芯片108上并与第一芯片108接触，且第二芯片110的一部分突出于第一芯片108的外侧，而与第一芯片108在垂直载体102上表面的垂直投影方向VD上不重迭。熟悉本实用新型所属技术领域的普通技术人员应可透过一般力学得知第二芯片110突出部分与未突出部分的比例，在此不多赘述。进一步而言，第一芯片108与第二芯片110可分别包括多个接垫112，分别位于第一芯片108与第二芯片110的上表面。第一芯片108的接垫112可被露出，且在垂直投影方向VD上与第二芯片110不重迭。

第三芯片106设置于载体102的固晶垫102a上，与第一芯片108相邻，且第三芯片106与第一芯片108之间在平行载体102上表面的水平方向HD上具有第一间隔S1。第一间隔S1的大小可由固晶机台的精密度来决定，在此不多赘述。于本实施例中，第一芯片108可为存储器芯片，例如动态随机存取存储器(DRAM)，且第二芯片110与第三芯片106可分别为专用集成电路(application-specific integrated circuit，ASIC)，例如模拟芯片，但不以此为限。于另一实施例中，第二芯片与第三芯片也可为不同类型的芯片，例如第二芯片为模拟芯片，且第三芯片为存储器芯片，但不限于此。

值得说明的是，第三芯片106于垂直投影方向VD上与第二芯片110重迭。由于第一芯片108的厚度大于第三芯片106的厚度，因此在第一芯片108上的第二芯片110系与第三芯片106彼此分隔，并与第三芯片106之间具有第二间隔S2。换句话说，第三芯片106虽与第二芯片110重迭，但并未与第二芯片110接触。透过本实施例中第二芯片110与第三芯片106间的第二间隔S2，可降低或甚至避免两者之间的信号干扰，且在成型制程中可避免第二芯片110与第三芯片106因压力而产生破裂，进而提升制作良率。除此之外，由于第三芯片106在垂直投影方向VD上可与第二芯片110重迭，因此载体102在水平方向HD上设置芯片的范围可不受限于第二芯片110的大小，进而可有效地缩减多芯片堆叠封装结构100在水平方向HD上的大小。并且，由于一般封装结构在总厚度上有一定的限制，因此为了在固定的高度下容纳更多的芯片数量，芯片需被磨得更薄，使得芯片容易受损，本实施例透过此配置方式可让多芯片堆叠封装结构100充分利用水平方向HD与垂直投影方向VD上的空间，使具有相同尺寸的载体102可再容纳更多的芯片，并降低芯片受损率。再者，由于第一芯片108、第二芯片110与第三芯片106在运作时均会发热，因此透过第一芯片堆叠104与第三芯片106间不接触的设计，可有助于分别将第一芯片堆叠104与第三芯片106个自产生的热疏散，并降低两者所产生的热加成。此第二间隔S2在垂直投影方向VD上可大于2.5密尔(Mil)，较佳地大于3密尔，以有助于在进行成型制程中封装胶体流入第三芯片106与第一芯片堆叠104之间的第一间隔S1与第二间隔S2，进而避免气泡产生于多芯片堆叠封装结构100中，以提升可靠度。举例而言，第一芯片108与第二芯片110的厚度均为10密尔，且第三芯片106的厚度为5密尔。

于本实施例中，第一芯片108、第二芯片110与第三芯片106系透过打线的方式来达到彼此之间的电连接，但本实用新型不限于此，亦可透过其他方式达成，例如覆晶接合的方式。本实施例的多芯片堆叠封装结构100可选择性另包括第一焊线W1、第二焊线W2以及第三焊线W3。第一焊线W1连接于第二芯片110与第三芯片106之间，第二焊线W2连接于第二芯片110与第一芯片108之间，且第三焊线W3连接于第一芯片110与第三芯片106之间。值得说明的是，透过第二芯片110与第三芯片106重迭的配置方式，除了可缩减多芯片堆叠封装结构100在水平方向HD上的大小之外，还可降低连接于第二芯片110与第三芯片106之间的第一焊线W1的长度，藉此可缩小第一焊线W1的电阻值，进而可提升第二芯片110与第三芯片106之间的传输速率，以改善整体多芯片堆叠封装结构100的指令周期。于另一实施例中，多芯片堆叠封装结构100可包括第一焊线W1、第二焊线W2或第三焊线W3中的至少一者。此外，本实施例的多芯片堆叠封装结构100可选择性另包括多条焊线W，分别连接于第二芯片110与固晶垫102a以及接脚102b之间，用以将第一芯片108、第二芯片110与第三芯片106电性连接至外界。于另一实施例中，亦可有焊线连接于第一芯片108与固晶垫102a及/或接脚102b之间及/或第三芯片106与固晶垫102a及/或接脚102b之间，但不限于此，焊线W的连接可依据第一芯片108、第二芯片110与第三芯片106的功能与设计来决定。

于本实施例中，多芯片堆叠封装结构100可另包括封装胶体(图未示)，将第一芯片堆叠104、第三芯片106与固晶垫102a密封于其中，用以保护芯片与焊线。

本实用新型的多芯片堆叠封装结构并不以上述实施例为限。为了便于比较第一实施例与其他实施例之间的相异处并简化说明，在下文的其他实施例中使用相同的符号标注相同的组件，且主要针对各实施例之间的相异处进行说明，而不再对重复部分进行赘述。

请参阅图2。相较于第一实施例，本实施例的第一芯片堆叠202可为三个以上的芯片堆叠。于本实施例中，多芯片堆叠封装结构200的第一芯片堆叠202可另包括一第四芯片204，设置于第二芯片110与第一芯片108的间。第四芯片204可于垂直投影方向VD上与第三芯片106重迭，以充分利用水平方向HD上的空间。于另一实施例中，第三芯片106亦可不与第四芯片204重迭。

请参阅图3，其绘示本实用新型第三实施例的多芯片堆叠封装结构的剖视示意图。如图3所示，相较于第二实施例，多芯片堆叠封装结构300可另包括至少一第五芯片304，设置于第三芯片106与载体102的间，以与第三芯片106构成第三芯片堆叠302。本实施例的多芯片堆叠封装结构300的第一芯片堆叠202可与第三芯片堆叠302重迭，且第一芯片堆叠202不与第三芯片堆叠302接触。具体而言，于本实施例中，第五芯片304可于垂直投影方向VD上与第二芯片110以及第四芯片204重迭，但本实用新型并不以此为限。于另一实施例中，第五芯片304可仅于第二芯片110重迭。于又一实施例中，第五芯片304可在第三芯片106与第二芯片110重迭的情况下不与第二芯片110以及第四芯片204重迭。于再一实施例中，多芯片堆叠封装结构300亦可另包括至少一芯片，堆叠于第三芯片106上，使得第二芯片110可与第三芯片堆叠302重迭。于再一实施例中，多芯片堆叠封装结构300亦可包括另一芯片或芯片堆叠，与第三芯片106重迭且不与第三芯片106接触。

请参阅图4与图5，其分别绘示本实用新型第四实施例的多芯片堆叠封装结构的俯视示意图与侧视示意图。相较于第一实施例，本实施例的多芯片堆叠封装结构400的第二芯片110可与多个芯片重迭。具体而言，多芯片堆叠封装结构400可另包括至少一第六芯片402，设置于载体102上，第六芯片402于垂直投影方向VD上与第二芯片110重迭，且第六芯片402的厚度小于第一芯片108的厚度，使得第六芯片402与第二芯片110可彼此分隔。举例而言，第六芯片402的厚度可小于第三芯片106的厚度，但不限于此，亦可大于或等于第三芯片106的厚度。此外，多芯片堆叠封装结构400可另包括第四焊线W4，连接于第六芯片402与第二芯片110之间。于本实施例中，第六芯片402、第一芯片108与第三芯片106可分别为存储器芯片，且第二芯片110可为模拟芯片。透过本实施例的配置，不仅可缩短连接于第二芯片110与第三芯片106以及第六芯片402之间的焊线W1、W4长度，以提升运作效率之外，还可在提升散热效率的情况下缩减多芯片堆叠封装结构400在水平方向HD上的大小。于另一实施例中，多芯片堆叠封装结构400亦可另包括焊线W，连接于第六芯片402与第三芯片106之间及/或连接于第六芯片402与第一芯片108之间。于又一实施例中，与第二芯片110重迭的第三芯片106与第六芯片402亦可不与第二芯片110电连接，使第一芯片堆叠104与第三芯片106以及第六芯片402的组合可分别用于执行不同的功能。

请参阅图6与图7，其分别绘示本实用新型第五实施例的多芯片堆叠封装结构的俯视示意图与侧视示意图。相较于第一实施例，本实施例的第三芯片106可与多个芯片堆叠重迭。具体而言，多芯片堆叠封装结构500可另包括至少一第二芯片堆叠502，设置于载体102上。第二芯片堆叠502可包括至少两个芯片504、506依序堆叠，且第二芯片堆叠502的芯片506于垂直投影方向VD上与第三芯片106重迭，且第二芯片堆叠502与第三芯片106彼此分隔。

请参阅图8与图9，其分别绘示本实用新型第六实施例的多芯片堆叠封装结构的俯视示意图与侧视示意图。相较于第一实施例，本实施例的第一芯片108上可设置多个芯片。具体而言，多芯片堆叠封装结构600的第一芯片堆叠602可另包括至少一第七芯片604，设置于第一芯片108上。于本实施例中，多芯片堆叠封装结构600可选择性另包括一第八芯片606，设置于载体102上，并于垂直投影方向VD上与第七芯片604重迭，以充分利用第七芯片604与载体102之间的空间，且第八芯片606的厚度小于第一芯片108的厚度，使第七芯片604与第八芯片606彼此分隔。