半导体器件及其制造方法与流程

本公开总体而言涉及电子领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体器件变得高度集成，mosfet的按比例缩小也在加速，因此半导体器件的操作特性可能恶化。已经开发了各种技术来制造具有优异性能和高集成密度的半导体器件。例如，已经开发了增加载流子(例如电子或空穴)的迁移率的技术。

技术实现要素：

一种形成集成电路器件的方法可以包括将掺杂剂注入到衬底中以在衬底中形成初始杂质区并且加热衬底以将初始杂质区转换成杂质区。加热衬底可以在约800℃至约950℃的环境温度下执行约20分钟至约50分钟。该方法还可以包括在杂质区中形成第一沟槽和第二沟槽以在第一沟槽与第二沟槽之间限定有源鳍，以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。有源鳍可以突出超过第一隔离层和第二隔离层的上表面，使得第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层以及形成横越有源鳍的栅电极。

一种形成集成电路器件的方法可以包括在衬底上顺序地形成第一外延层和第二外延层。第一外延层可以包括与第二外延层不同的材料，第一外延层的厚度可以从约至约该方法还可以包括将掺杂剂注入到第二外延层中以在第二外延层中形成初始杂质区、加热衬底以将初始杂质区转换成杂质区、在加热衬底之后在衬底上形成第三外延层、在第三外延层和杂质区中形成第一沟槽和第二沟槽以在第一沟槽与第二沟槽之间限定有源鳍、以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。有源鳍可以突出超过第一隔离层和第二隔离层的上表面，使得第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层，以及形成横越有源鳍的栅电极。

一种形成集成电路器件的方法可以包括将第一掺杂剂注入到衬底中以在衬底中形成初始杂质区、加热衬底以将初始杂质区转换成杂质区、在加热衬底之后在衬底上形成未掺杂的半导体层、在未掺杂的半导体层和杂质区中形成第一沟槽和第二沟槽以在第一沟槽与第二沟槽之间限定有源鳍、以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。第一掺杂剂具有第一导电类型。有源鳍可以突出超过第一隔离层和第二隔离层的上表面，使得第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括在未掺杂的半导体层中形成一对源极/漏极区从而在所述一对源极/漏极区之间的未掺杂的半导体层中限定沟道区、形成在有源鳍的相反侧和上表面上延伸的栅绝缘层、以及形成横越有源鳍的栅电极。所述一对源极/漏极区可以包括具有与第一导电类型相反的第二导电类型的第二掺杂剂。有源鳍可以在俯视图中沿水平方向纵向延伸。沟道区可以包括在水平方向上的中间部分，沟道区的中间部分可以包括从所述一对源极/漏极区扩散的一些第二掺杂剂。在形成栅电极之后，沟道区的中间部分中的所述一些第二掺杂剂的浓度可以是约5e18～5e20原子/cm³。

附图说明

图1示出根据本发明构思的示例实施方式的半导体器件的简化俯视图。

图2是显示根据本发明构思的示例实施方式的制造半导体器件的方法的流程图。

图3示出根据本发明构思的示例实施方式的半导体器件的俯视图。

图4、5、6、7、8、9、10、11、12、13和14b示出沿图3的线i-i'和ii-ii'截取的剖视图，显示了根据本发明构思的示例实施方式的制造半导体器件的方法。

图14a是图14b的区a的放大图。

图15示出显示根据本发明构思的示例实施方式的半导体器件的栅电极下方的掺杂剂浓度分布的曲线图。

图16、17和18示出根据本发明构思的示例实施方式的沿图3的线i-i'和ii-ii'截取的剖视图。

图19是显示根据本发明构思的示例实施方式的制造半导体器件的方法的流程图。

图20示出根据本发明构思的示例实施方式的半导体器件的俯视图。

图21、22、23、24、25、26、27、28、29、30和31示出沿图20的线iii-iii'、iv-iv'和v-v'截取的剖视图，显示了根据本发明构思的示例实施方式的制造半导体器件的方法。

具体实施方式

将结合附图讨论根据本发明构思的示例实施方式的半导体器件及其制造方法。相同的附图标记始终表示相同的元件。

当在此使用时，术语“和/或”包括相关所列项目的一个或多个的任何和所有组合。

还应注意，在一些替代实施方式中，这里的流程图框中提到的功能/动作可以不按照流程图中提到的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的次序执行，这取决于所涉及的功能/动作。此外，流程图和/或框图的给定框的功能可以分成多个框和/或流程图和/或框图的两个或更多个框的功能可以至少部分地集成。最后，可以在所示的框之间添加/插入其它框，和/或可以省略框/操作而不背离本发明构思的范围。

图1示出根据本发明构思的示例实施方式的半导体器件的简化俯视图。

参照图1，半导体衬底100可以包括其中形成nmos场效应晶体管的p阱区pr和其中形成pmos场效应晶体管的n阱区nr。在一些实施方式中，p阱区pr和n阱区nr可以如图1所示地在第一方向d1或第二方向d2上彼此间隔开。第一方向d1和第二方向d2可以基本上平行于衬底100的上表面，并且可以被称为第一水平方向和第二水平方向。第三方向d3可以基本垂直于第一方向d1和第二方向d2两者，并且可以被称为垂直方向。

在一些实施方式中，p阱区pr和n阱区nr可以包括在包含nmos和pmos场效应晶体管的标准单元sc中。在一些实施方式中，每个标准单元sc可以包括一个p阱区pr和一个n阱区nr。例如，标准单元sc可以包括集成在半导体衬底100上的逻辑器件，诸如逻辑和门或逻辑乘积门。例如，标准单元sc还可以包括诸如与门、或门、或非门或者反相器的基本单元、诸如oai(或/与/非)门或aoi(与/或/非)门的复合单元、或者诸如主从触发器、锁存器或sram的存储元件。

图2是示出根据本发明构思的示例实施方式的制造半导体器件的方法的流程图。图3示出根据本发明构思的示例实施方式的半导体器件的俯视图。图4至14示出沿图3的线i-i'和ii-ii'截取的剖视图，显示了根据本发明构思的示例实施方式的制造半导体器件的方法。

参照图2、3、4和5，半导体衬底100可以包括第一区r1和第二区r2。在一些实施方式中，nmos场效应晶体管可以提供在第一区r1上，并且pmos场效应晶体管可以提供在第二区r2上。

例如，半导体衬底100可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、或者通过执行选择性外延生长(seg)获得的外延层衬底。在一些实施方式中，半导体衬底100可以是iii-v族化合物半导体衬底。iii-v族化合物半导体衬底可以包括例如镓砷化物(gaas)、铟镓砷化物(ingaas)、铝镓砷化物(algaas)及其混合物中的一种或更多种。在一些实施方式中，半导体衬底100可以是掺杂有n型杂质或p型杂质的体硅衬底。

第一导电类型掺杂剂可以被注入到半导体衬底100的第一区r1中，并且第二导电类型掺杂剂可以被注入到半导体衬底100的第二区r2中(框110)。

详细地，第一掩模图案mp1可以形成在半导体衬底100上以暴露半导体衬底100的第一区r1。第一掩模图案mp1可以包括顺序堆叠的第一硅氧化物层图案10_1和第一硅氮化物层图案20_1。

第一注入区11可以通过使用第一掩模图案mp1作为离子注入掩模将第一导电类型(例如n型导电性)掺杂剂注入到半导体衬底100的第一区r1中而形成。例如，当形成第一注入区11时，可以以范围从约1e13原子/cm²至约5e15原子/cm²的剂量注入n型杂质(例如磷(p)、砷(as)或锑(sb))。

当执行离子注入工艺时，离子注入能量可以被控制以在半导体衬底100的第一区r1中的不同深度处形成第一注入区11。当形成第一注入区11时，包括单晶材料的半导体衬底100可以用以高能量加速的离子注入，因此可以破坏半导体衬底100的结晶度，使得半导体衬底100的单晶结构可以变成非晶结构。在形成第一注入区11之后，可以去除第一掩模图案mp1。

参照图3和5，第二掩模图案mp2可以形成在半导体衬底100上以暴露半导体衬底100的第二区r2。与第一掩模图案mp1一样，第二掩模图案mp2可以包括顺序堆叠的第二硅氧化物层图案10_2和第二硅氮化物层图案20_2。

第二注入区12可以通过使用第二掩模图案mp2作为离子注入掩模将第二导电类型(例如p型导电性)掺杂剂注入到半导体衬底100的第二区r2中而形成。例如，当形成第二注入区12时，可以以范围从约1e13原子/cm²至约5e15原子/cm²的剂量注入p型杂质(例如硼(b))。

当执行离子注入工艺时，离子注入能量可以被控制以在第二区r2的半导体衬底100中的不同深度处形成第二注入区12。如上所述，半导体衬底100的一部分可以通过离子注入工艺变为非晶。在形成第二注入区12之后，可以去除第二掩模图案mp2。

在一些实施方式中，第一注入区11和第二注入区12可以分别形成在第一区r1和第二区r2中，但是本发明构思不限于此。在一些实施方式中，可以不形成第二注入区12。

参照图2、3和6，在形成第一注入区11和第二注入区12之后，可以对半导体衬底100执行热处理工艺(框120)。

在一些实施方式中，热处理工艺可以是快速热退火(rta)工艺。在一些实施方式中，热处理工艺可以在范围从约500℃至约1200℃的环境温度下执行。在一些实施方式中，热处理工艺可以在约800℃至约950℃，更具体地，约850℃至约900℃的环境温度下执行约20分钟至约50分钟。如本发明人所理解的，如果热处理工艺在高于950℃的环境温度下执行，则第一注入区11的第一导电类型掺杂剂可以扩散到第二注入区12中，并且第二注入区12的第二导电类型掺杂剂可以扩散到第一注入区11中。因此，在一些实施方式中，热处理工艺可以在低于950℃的环境温度下执行，以减少或可能防止第一导电类型掺杂剂扩散到第二注入区12中和/或第二导电类型掺杂剂扩散到第一注入区11中。

在热处理工艺期间，第一注入区11中的掺杂剂可以扩散以在半导体衬底100的第一区r1中形成第一阱杂质层110，并且第二注入区12中的掺杂剂可以扩散以在半导体衬底100的第二区r2中形成第二阱杂质层120。由于第一注入区11和第二注入区12分别被转换为第一阱杂质层110和第二阱杂质层120，所以第一注入区11可以被称为初始第一注入区，第二注入区12可以被称为初始第二注入区。

例如，第一阱杂质层110可以包括n型掺杂剂(例如砷(as))，其浓度落在约1×10¹⁸原子/cm³至约1×10²⁰原子/cm³的范围内。第二阱杂质层120可以包括p型掺杂剂(例如硼(b))，其浓度落在约1×10¹⁸原子/cm³至约1×10²⁰原子/cm³的范围内。

热处理工艺可以使半导体衬底100的部分再结晶，半导体衬底100的所述部分在形成第一注入区11和第二注入区12时变为非晶。当半导体衬底100再结晶时，单晶硅可以从底表面朝向第一阱杂质层110和第二阱杂质层120的顶表面再生长。如本发明人所理解的，由于半导体衬底100的非晶部分在图案化半导体衬底100之前(即，在形成有源图案ap之前)被再结晶，所以在再结晶期间可以减少或可能防止晶体缺陷(例如堆叠缺陷)形成。因此，半导体衬底100可以具有较低的晶体缺陷密度，并且在一些实施方式中，在第一阱杂质层110和第二阱杂质层120中可以没有缺陷。

参照图2、3和7，沟道层130可以形成在包括第一阱杂质层110和第二阱杂质层120的半导体衬底100的整个表面上(框130)。

在一些实施方式中，形成沟道层130可以包括形成未掺杂的半导体层。在一些实施方式中，可以在形成沟道层130的同时将杂质原位掺杂到沟道层130中。沟道层130可以通过例如执行外延生长工艺而形成，在外延生长工艺中半导体衬底100用作籽晶。外延生长工艺可以包括气相外延(vpe)、液相外延(lpe)和/或分子束外延(mbe)。在一些实施方式中，沟道层130可以外延生长为具有约至约的厚度。由于沟道层130形成在包括低密度晶体缺陷的再生长半导体衬底100上，所以当沟道层130生长时可以减少或可能防止晶体缺陷形成。

沟道层130可以包括与半导体衬底100基本相同或相似的单晶硅层。在一些实施方式中，沟道层130可以包括在外延生长工艺期间掺杂锗(ge)的硅锗(si1-xgex，其中0<x<1)层。例如，沟道层130可以包括其晶格常数与半导体衬底100的晶格常数不同的半导体材料。

在一些实施方式中，可以分别在第一区r1和第二区r2上形成单独的沟道层130。例如，第一沟道层可以形成在第一区r1上，第二沟道层可以形成在第二区r2上。第一沟道层和第二沟道层可以具有彼此不同的晶格常数。例如，第一沟道层可以是硅锗层，第二沟道层可以是硅层。在一些实施方式中，沟道层130可以包括顺序堆叠的多个外延层，其可以具有彼此不同的晶格常数。

沟道层130可以通过形成未掺杂的半导体层而形成，并且在一些实施方式中，可以在形成时基本上没有掺杂剂。在本说明书中，“未掺杂的半导体层”可以指其中没有有意掺杂杂质的半导体层。当形成沟道层130时或在形成沟道层130之后，掺杂剂可以从第一阱杂质层110和第二阱杂质层120扩散到沟道层130中。在一些实施方式中，沟道层130的重叠第一阱杂质层110的部分可以包括从第一阱杂质层110扩散的第一导电类型掺杂剂，并且沟道层130的重叠第二阱杂质层120的部分可以包括从第二阱杂质层120扩散的第二导电类型掺杂剂。在一些实施方式中，沟道层130的重叠第一阱杂质层110的部分可以不包括从第二阱杂质层120扩散的第二导电类型掺杂剂，并且沟道层130的重叠第二阱杂质层120的部分可以不包括从第一阱杂质层110扩散的第一导电类型掺杂剂。

在一些实施方式中，沟道层130在第一区r1上的部分中的第一导电类型掺杂剂(例如n型掺杂剂)浓度可以低于第一杂质层110中的第一导电类型掺杂剂(例如n型掺杂剂)浓度，并且沟道层130在第二区r2上的部分中的第二导电类型掺杂剂(例如p型掺杂剂)浓度可以低于第二杂质层120中的第二导电类型掺杂剂(例如p型掺杂剂)浓度。例如，沟道层130在第一区r1上的部分中的第一导电类型掺杂剂浓度(例如n型掺杂剂浓度)可以落入约1×10¹⁶原子/cm³至约1×10²⁰原子/cm³的范围内。

第一杂质层110的第一导电类型掺杂剂和第二杂质层120的第二导电类型掺杂剂可以不通过扩散到达沟道层130的最上部分。因此，当沟道层130形成为未掺杂的半导体层时，沟道层130的最上部分中的第一导电类型掺杂剂浓度和第二导电类型掺杂剂浓度可以基本为零。

参照图2、3和8，沟道层130和半导体衬底100可以被图案化以形成有源图案ap(框140)。

在一些实施方式中，有源图案ap的形成可以包括形成第三掩模图案mp3以部分地暴露沟道层130、以及使用第三掩模图案mp3作为蚀刻掩模各向异性地蚀刻沟道层130和半导体衬底100而形成器件隔离沟槽。

第三掩模图案mp3可以具有在第一方向d1上纵向延伸的线性形状，并且可以像第一掩模图案和第二掩模图案(参见图4的mp1和图5的mp2)一样包括顺序堆叠的第三硅氧化物层图案10_3和第三硅氮化物层图案20_3。在形成器件隔离沟槽之后或在用绝缘材料填充器件隔离沟槽之后，可以去除第三掩模图案mp3。

在一些实施方式中，每个有源图案ap可以从半导体衬底100突出，并且可以包括半导体图案101以及在半导体图案101上的沟道图案131，该半导体图案101包括第一阱杂质层110和第二阱杂质层120中的一个的一部分。有源图案ap可以在第一方向d1上纵向延伸，并且可以在第二方向d2上彼此间隔开。每个有源图案ap可以具有锥形形状，其宽度向下逐渐增加。在每个有源图案ap中，第一或第二掺杂剂浓度可以在沟道图案131中比在半导体衬底100中小。

参照图2、3和9，第一器件隔离图案103可以形成在有源图案ap之间，并且第二器件隔离图案105可以形成在第一阱杂质层110与第二阱杂质层120之间(框150)。

第一器件隔离图案103可以在第一方向d1上纵向延伸，并且可以在第二方向d2上将相邻的有源图案ap彼此分开。在第一区r1和第二区r2中的每个上，第一器件隔离图案103可以填充有源图案ap之间的空间。第一器件隔离图案103可以具有比沟道图案131的顶表面低的顶表面并且可以暴露沟道图案131的侧壁，如图9所示。例如，沟道图案131可以向上突出超过第一器件隔离图案103的顶表面。

第二器件隔离图案105可以在第一阱杂质层110与第二阱杂质层120之间沿第一方向d1纵向延伸。第二器件隔离图案105可以使第一阱杂质层110和第二阱杂质层120在第二方向d2上彼此分开。第二器件隔离图案105可以具有在第二方向d2上比第一器件隔离图案103的宽度大的宽度。第二器件隔离图案105可以具有在比第一器件隔离图案103的底表面低的水平处或与其基本相同的水平处的底表面。

第二器件隔离图案105可以通过以下被形成：在器件隔离沟槽中形成绝缘层、在第一阱杂质层110与第二阱杂质层120之间形成深隔离沟槽、在深隔离沟槽中形成绝缘层、以及使绝缘层的顶表面凹入。

参照图2、3和10，牺牲栅极图案150可以形成为交叉有源图案ap(框160)。

多个牺牲栅极图案150可以在第二方向d2上延伸，并且可以在第一方向d1上以规则间隔彼此间隔开。在一些实施方式中，牺牲栅极图案150可以形成为交叉第一区r1和第二区r2。

每个牺牲栅极图案150可以包括顺序堆叠的牺牲图案152和硬掩模图案154。牺牲栅极图案150的形成可以包括形成牺牲层以覆盖有源图案ap、在牺牲层上形成硬掩模图案154以交叉有源图案ap、以及使用硬掩模图案154各向异性地蚀刻牺牲层。牺牲层可以填充在沟道图案131之间，并且可以由相对于第一器件隔离图案103和第二器件隔离图案105以及沟道图案131具有蚀刻选择性的材料形成。例如，牺牲层可以由杂质掺杂多晶硅层、未掺杂多晶硅层、硅锗层或硅碳化物层形成。硬掩模图案154可以由相对于牺牲层具有蚀刻选择性的材料(例如硅氮化物层)形成。

可以在形成牺牲栅极图案150之前形成牺牲栅极绝缘层140。牺牲栅极绝缘层140可以是硅氧化物层、硅氮化物层或硅氮氧化物层。

栅极间隔物160可以形成在每个牺牲栅极图案150的相反侧壁上。栅极间隔物160可以通过形成共形地覆盖牺牲栅极图案150的栅极间隔物层然后各向异性地蚀刻栅极间隔物层而形成。栅极间隔物160的形成可以在每个牺牲栅极图案150的相反侧上暴露第一器件隔离图案103和第二器件隔离图案105以及沟道图案131。

参照图2、3和11，源极/漏极杂质层170可以形成在每个牺牲栅极图案150的相反侧上的有源图案ap中(框170)。

源极/漏极杂质层170的形成可以包括在每个牺牲栅极图案150的相反侧上的有源图案ap上形成凹陷区、以及在凹陷区中形成外延层。凹陷区可以通过部分蚀刻在栅极间隔物160之间暴露的有源图案ap而形成。凹陷区可以通过执行各向异性和/或各向同性蚀刻工艺而形成，其中牺牲栅极图案150和栅极间隔物160用作蚀刻掩模。在一些实施方式中，凹陷区可以通过各向同性或各向异性地蚀刻沟道图案131而形成，并且可以暴露半导体图案101的顶表面。

选择性外延生长(seg)工艺可以被执行以形成源极/漏极杂质层170。通过外延生长工艺形成的源极/漏极杂质层170可以与包括第一阱杂质层110或第二阱杂质层120的半导体图案101接触。

例如，源极/漏极杂质层170的形成可以包括在第一区r1上形成用于pmosfet的源极/漏极电极的第一外延层，以及在第二区r2上形成用于nmosfet的源极/漏极电极的第二外延层。第一区r1上的第一外延层可以被配置为引起压缩应变，第二区r2上的第二外延层可以被配置为引起拉伸应变。例如，第一外延层可以由硅锗(sige)形成，第二外延层可以由硅碳化物(sic)形成，但是本发明构思不限于此。另外，源极/漏极杂质层170可以每个在其上提供有硅化物层，诸如镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物或钽硅化物。

第一区r1的源极/漏极杂质层170可以掺杂有与第一阱杂质层110的第一导电类型掺杂剂不同的第二导电类型掺杂剂。第二区r2的源极/漏极杂质层170可以掺杂有与第二阱杂质层120的第二导电类型掺杂剂不同的第一导电类型掺杂剂。

在一些实施方式中，源极/漏极杂质层170可以通过将掺杂剂注入到在每个牺牲栅极图案150的相反侧上的有源图案ap中而形成。如图11所示，在一些实施方式中，沟道图案131的上表面可以比第一阱杂质层110和第二阱杂质层120的下表面更靠近源极/漏极杂质层170的下表面。

例如，第二导电类型掺杂剂可以在源极/漏极杂质层170形成于第一区r1上期间原位掺杂到源极/漏极杂质层170中，并且第一导电类型掺杂剂可以在源极/漏极杂质层170形成于第二区r2上期间原位掺杂到源极/漏极杂质层170中。第一区r1的源极/漏极杂质层170可以具有范围从约1×10¹⁸原子/cm³至约1×10²⁰原子/cm³的第二导电类型掺杂剂浓度。第二区r2的源极/漏极杂质层170可以具有范围从约1×10²⁰原子/cm³至约1×10²¹原子/cm³的第一导电类型掺杂剂浓度。

参照图2、3和12，层间电介质层165可以形成在源极/漏极杂质层170与牺牲栅极图案150之间。层间电介质层165可以暴露牺牲栅极图案150的顶表面。

例如，层间电介质层165可以通过沉积绝缘层以在牺牲栅极图案150之间填充然后执行平坦化工艺直到硬掩模图案154的顶表面被暴露而形成。层间电介质层165可以包括例如硅氧化物层，其可以通过fcvd(可流动化学气相沉积)工艺形成。回蚀刻或化学机械抛光(cmp)工艺可以被执行以平坦化层间电介质层165。平坦化工艺可以减小硬掩模图案154的厚度。

第三器件隔离图案180可以形成为在第二方向d2上延伸并且交叉第一阱杂质层110和第二阱杂质层120。

第三器件隔离图案180的形成可以包括去除牺牲栅极图案150中的一个以暴露有源图案ap、各向异性地蚀刻有源图案ap以形成分离沟槽、以及用绝缘层填充分离沟槽。分离沟槽可以在第二方向d2上延伸，并且可以在第一方向d1上将每个有源图案ap分成多部分。第三器件隔离图案180可以具有比有源图案ap的顶表面和/或沟道图案131的顶表面高的顶表面，如图12所示。

参照图2、3和13，牺牲栅极图案150和牺牲栅极绝缘层140可以被去除以各自在栅极间隔物160之间形成栅极区gr。

栅极区gr的形成可以包括使用相对于栅极间隔物160和层间电介质层165具有蚀刻选择性的蚀刻配方顺序地蚀刻牺牲栅极图案150和牺牲栅极绝缘层140。

每个栅极区gr可以暴露有源图案ap和/或沟道图案131的上部，并且栅极间隔物160的侧壁可以暴露于栅极区gr。有源图案ap之间的第一器件隔离图案103和第二器件隔离图案105也可以部分地暴露于栅极区gr。栅极区gr可以形成为在第一器件隔离图案103和第二器件隔离图案105上比在有源图案ap上具有更大的垂直深度。

参照图2、3和14，栅极电介质层145和栅电极190可以顺序地形成在每个栅极区gr中(框180)。

栅极电介质层145可以通过原子层沉积(ald)形成，以共形地覆盖有源图案ap的暴露于栅极区gr的表面以及栅极间隔物160的暴露于栅极区gr的侧壁。栅极电介质层145可以由高k电介质层形成，诸如铪氧化物、铪硅酸盐、锆氧化物或锆硅酸盐。

栅电极190可以形成为在第二方向d2上延伸并且交叉第一区r1和第二区r2的有源图案ap，并且可以在第一方向d1上彼此间隔开。每个栅电极190可以包括栅极阻挡金属图案192、栅极金属图案194和盖绝缘图案196。

栅极阻挡金属图案192可以由具有预定功函数的导电材料形成，例如，诸如钛氮化物、钽氮化物、钨氮化物、铪氮化物和锆氮化物的金属氮化物层。栅极金属图案194可以由其电阻率小于栅极阻挡金属图案192的电阻率的材料形成。栅极金属图案194可以由例如钨、铜、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、导电金属氮化物或其组合形成。

盖绝缘图案196可以覆盖栅极金属图案194的顶表面。盖绝缘图案196可以具有与层间电介质层165的顶表面基本上共面的顶表面。盖绝缘图案196可以包括例如硅氧化物、硅氮化物、硅氮氧化物、硅碳氮化物(sicn)或硅碳氮氧化物(sicon)。

尽管图2描述了该方法包括形成牺牲栅极图案并且用栅电极替换牺牲栅极图案，如图10至14所示，但是将理解，可以在不形成牺牲栅极图案的情况下形成栅电极。当在不形成牺牲栅极图案的情况下形成栅电极时，可以在形成栅电极之后形成源极/漏极杂质层170。

图14a是图14b的区域a的放大图，示出了掺杂剂扩散到沟道图案131的重叠第一阱杂质层110的部分中。当执行图7至14中所示的工艺时，第一阱杂质层110的第一导电类型掺杂剂(例如n型导电掺杂剂)可以扩散到沟道图案131中，源极/漏极杂质层170的第二导电类型掺杂剂(例如p型导电掺杂剂)可以扩散到沟道图案131中。因此，随着工艺的进行，沟道图案131的第一导电类型掺杂剂浓度和第二导电类型掺杂剂浓度可以增加。例如，当沟道层130形成为未掺杂的半导体层时，沟道图案131的重叠第一阱杂质层110的部分在形成栅电极190之后可以具有低于约5e20原子/cm³的平均第一导电类型掺杂剂浓度，并且沟道图案131的在源极/漏极杂质层170之间的中间部分在形成栅电极190之后可以具有约5e18～5e20原子/cm³的第二导电类型掺杂剂浓度。在一些实施方式中，当沟道层130形成为未掺杂的半导体层时，沟道图案131中的平均第一导电类型掺杂剂浓度与沟道图案131的中间部分中的第二导电类型掺杂剂浓度的比率在形成栅电极190之后可以在约1:10至约1:100之间。

在一些实施方式中，沟道图案131的厚度tc可以与源极/漏极杂质层170的厚度ts基本相同，如图14a所示。在一些实施方式中，沟道图案131的厚度tc可以大于源极/漏极杂质层170的厚度ts(参见图31)，并且可以是例如源极/漏极杂质层170的厚度ts的1.1倍。

图15示出图14a的区域a的第一阱杂质层110(即半导体图案101的一部分)和沟道图案131中的第一导电类型掺杂剂浓度。

参照图15，半导体图案101的第一导电类型(例如n型导电性)掺杂剂可以沿垂直方向d3具有基本均匀的浓度。沟道图案131可以具有比半导体图案101的第一导电类型掺杂剂浓度小的第一导电类型掺杂剂浓度。第一导电类型掺杂剂浓度可以在半导体图案101与沟道图案131之间的边界处显著减小，并且在沟道图案131的最上部分中可以基本上为零。

在一些实施方式中，半导体图案101的掺杂剂浓度可以在约1×10¹⁸原子/cm³至约1×10²⁰原子/cm³的范围内。沟道图案131的掺杂剂浓度可以在约1×10¹⁶原子/cm³至约1×10²⁰原子/cm³的范围内。

图16、17和18示出根据本发明构思的示例实施方式的沿图3的线i-i'和ii-ii'截取的剖视图。为简洁起见，与以上参照图3至14讨论的实施方式的技术特征相同的技术特征可以被省略。

根据图16中所示的实施方式，半导体图案101可以从半导体衬底100突出以在第一方向d1上延伸，并且可以包括在第一区r1中的第一导电类型(例如n型导电性)掺杂剂和在第二区r2中的第二导电性(例如p型导电性)掺杂剂。

沟道图案131可以设置在对应的半导体图案101上，并且第一器件隔离图案103可以设置在彼此相邻的半导体图案101之间。

栅电极190可以形成为在第二方向d2上延伸并且交叉沟道图案131。源极/漏极杂质层170可以设置在每个栅电极190的相反侧上。源极/漏极杂质层170可以设置在沟道图案131中，并且可以具有与半导体图案101间隔开的底表面，n型或p型掺杂剂掺杂到该半导体图案101中。

根据图17中所示的实施方式，第一区r1上的每个有源图案ap可以包括半导体图案101和第一沟道图案131，并且第二区r2上的每个有源图案ap可以包括半导体图案101和第二沟道图案133。第一区r1上的半导体图案101可以包括第一导电类型掺杂剂，第二区r2上的半导体图案101可以包括第二导电类型掺杂剂。

第一沟道图案131和第二沟道图案133可以包括彼此不同的半导体材料，并且可以具有彼此不同的晶格常数。第一沟道图案131可以包括与半导体图案101的材料相同的材料，第二沟道图案133可以包括与半导体图案101的半导体材料不同的半导体材料。在一些实施方式中，第一沟道图案131可以包括与半导体图案101的半导体材料不同的半导体材料，第二沟道图案133可以包括与半导体图案101的材料相同的材料。

根据图18中所示的实施方式，每个有源图案ap可以包括从半导体衬底100突出的半导体图案101，并且可以包括顺序堆叠在半导体图案101上的第一外延图案132和第二外延图案134。第一外延图案132和第二外延图案134中的每个可以使用外延生长工艺形成，并且第一外延图案132和第二外延图案134可以包括具有彼此不同的晶格常数的半导体材料。

图19是显示根据本发明构思的示例实施方式的制造半导体器件的方法的流程图。图20示出根据本发明构思的示例实施方式的半导体器件的俯视图。图21至31示出沿图20的线iii-iii'、iv-iv'和v-v'截取的剖视图，显示了根据本发明构思的示例实施方式的制造半导体器件的方法。为简洁起见，与以上参照图3至14讨论的技术特征相同的技术特征可以被省略。

参照图19、20和21，第一外延层111和第二外延层121可以顺序地形成在半导体衬底100的整个表面上(框210和框220)。

例如，半导体衬底100可以是掺杂有n型或p型杂质的体硅衬底。如上所述，半导体衬底100可以包括第一区(例如图3的r1)和第二区(例如图3的r2)。

第一外延层111和第二外延层121可以通过执行其中半导体衬底100用作籽晶的外延生长工艺而形成。第一外延层111和第二外延层121可以包括彼此不同的半导体材料。例如，第一外延层111和第二外延层121可以具有彼此不同的晶格常数。在一些实施方式中，第一外延层111可以是硅碳化物(sic)层或硅锗(sige)层，第二外延层121可以是硅(si)层。

第二外延层121可以比第一外延层111更厚地生长。例如，第一外延层111可以具有范围从约至约的厚度，并且第二外延层121可以具有范围从约至约的厚度。生长得比第二外延层121薄的第一外延层111可以用作参考层，用于监控第二外延层121的厚度和将通过后续工艺形成的沟道层的厚度。在一些实施方式中，可以在形成第二外延层121之后监控第二外延层121的厚度。(框225)。可以通过测量第二外延层121的上表面与第一外延层111之间的距离来监控第二外延层121的厚度。由于第一外延层111由与第二外延层121不同的材料形成，所以第一外延层111与第二外延层121之间的界面可以是可检测的(例如可见的)。

参照图19、20和22，离子注入工艺可以被执行以将n型或p型掺杂剂注入到半导体衬底100以及第一外延层111和第二外延层121中，从而形成注入区11(框230)。

如上所述，当执行离子注入工艺时，半导体衬底100以及第一外延层111和第二外延层121可以变为非晶。注入区11可以在半导体衬底100中以及在第一外延层111和第二外延层121中形成在不同深度处。

参照图19、20和23，在形成注入区11之后，热处理工艺可以被执行以形成阱杂质层110(即，掺杂的第一外延层112和第二外延层122)(框240)。

在图案化半导体衬底100之前，注入区11可以通过在半导体衬底100的整个表面上执行的热处理工艺而重结晶。因此，可以减少或可能防止在第一外延层112和第二外延层122中形成晶体缺陷。阱杂质层110(即，掺杂的第一外延层112和第二外延层122)在热处理工艺之后可以具有基本均匀的掺杂剂浓度。

参照图19、20和24，沟道层130可以形成在掺杂的第二外延层122上(框250)。

沟道层130可以使用其中第二外延层122用作籽晶的外延生长工艺而形成。沟道层130可以由与第二外延层122相同的半导体材料形成，并且可以具有范围从约至约的厚度。由于沟道层130形成在具有较低晶体缺陷密度的再结晶的第二外延层122上，所以当沟道层130生长时，可以减少或可能防止沟道层130中的晶体缺陷形成。

当执行外延生长工艺以形成沟道层130时，沟道层130的厚度可以使用第一外延层111作为参考层来测量，然后可以基于测量的厚度来控制外延生长工艺。在一些实施方式中，沟道层130的厚度可以在形成沟道层130之后被监控。(框255)。沟道层130的厚度可以通过测量沟道层130的上表面与第一外延层111之间的距离来监控。

参照图19、20和25，沟道层130和第二外延层122可以被图案化以形成有源图案ap(框260)。

如以上参照图8所讨论地，有源图案ap可以通过形成蚀刻掩模图案然后顺序地蚀刻沟道层130和第二外延层122而形成。器件隔离沟槽可以在形成有源图案ap时形成，并且可以具有在第一外延层112之上的底表面，如图25所示。

每个有源图案ap可以包括与第二外延层122的一部分对应的第二外延图案123以及在第二外延图案123上的沟道图案131。有源图案ap可以在第一方向d1上延伸并且可以在第二方向d2上彼此间隔开。

参照图19、20和26，器件隔离图案103可以形成在有源图案ap之间(框270)。器件隔离图案103可以填充第二外延图案123之间的空间，并且可以具有比沟道图案131的顶表面低的顶表面，如图26所示。

参照图19、20和27，牺牲栅极图案150可以被形成为交叉有源图案ap(框280)。牺牲栅极图案150的形成可以与以上参照图10讨论的基本相同或相似。例如，每个牺牲栅极图案150可以包括牺牲图案152和硬掩模图案154。另外，栅极间隔物160可以形成在每个牺牲栅极图案150的相反侧壁上。

参照图19、20和28，源极/漏极杂质层170可以形成在每个牺牲栅极图案150的相反侧上的有源图案ap中(框290)。

当形成源极/漏极杂质层170时，如以上参照图11讨论地，沟道图案131可以在每个牺牲栅极图案150的相反侧上被部分地蚀刻。因此，第二外延图案123的顶表面可以暴露在每个牺牲栅极图案150的相反侧上。

此后，源极/漏极杂质层170可以从第二外延图案123的顶表面外延生长。如上所述，源极/漏极杂质层170可以包括硅锗(sige)或硅碳化物(sic)。当源极/漏极杂质层170外延生长时，第二/漏极杂质层170可以用掺杂剂原位掺杂，该掺杂剂的导电性与第二外延图案123中的掺杂剂的导电性相反。

根据图30中所示的一些实施方式，沟道图案131的部分131r可以在使沟道图案131凹入之后保留。在这种情况下，源极/漏极杂质层170可以从沟道图案131的部分131r外延生长。源极/漏极杂质层170可以具有与第二外延图案123间隔开的底表面。

根据图31中所示的一些实施方式，可以在使沟道图案131凹入的同时部分地蚀刻沟道图案131和第二外延图案123。在这种情况下，源极/漏极杂质层170可以具有比沟道图案131的底表面低的底表面。

参照图19、20和29，在形成源极/漏极杂质层170之后，可以用栅电极190替换牺牲栅极图案150(框300)。用栅电极190替换牺牲栅极图案150可以与以上参照图13至14讨论的基本相同或相似。

如本发明人所理解地，如果在形成阱杂质层时所形成的半导体衬底100的非晶部分在形成半导体图案101之后结晶，则半导体图案101可以具有高晶体缺陷密度。根据本发明构思的示例实施方式，在形成半导体图案101之前，阱杂质层可以被形成并且半导体衬底100的非晶部分可以结晶。因此，可以减少或可能防止晶体缺陷形成。

此外，根据本发明构思的示例实施方式，用作场效应晶体管的沟道层的未掺杂的外延层可以形成在半导体图案101上，该半导体图案101可以具有较低的晶体缺陷密度。因此，可以减小未掺杂的外延层(即，沟道层)的晶体缺陷密度，并且场效应晶体管的沟道层中的掺杂剂浓度可以低。结果，场效应晶体管可以具有改善的电特性。

以上公开的主题应被认为是说明性的而非限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这样的修改、增强和其它实施方式。因此，在法律允许的最大程度内，范围将由所附权利要求及其等同物的最宽的可允许解释来确定，并且不应受前述详细描述的限定或限制。

本申请要求享有2017年11月8日在韩国知识产权局提交的韩国专利申请第10-2017-0148218号以及2018年1月12日在美国专利局提交的美国专利申请第15/869,718号的优先权，其公开通过引用其全文在此合并。