用于绝缘体上覆硅器件的体连接的制作方法

文档序号:23068312发布日期:2020-11-25 17:55阅读:100来源:国知局
用于绝缘体上覆硅器件的体连接的制作方法

背景

优先权要求

本专利申请要求于2018年4月20日提交的题为“bodyconnectionforasilicon-on-insulatordevice(用于绝缘体上覆硅器件的体连接)”的申请no.15/958,792的优先权,该申请被转让给本申请受让人并由此通过援引明确纳入于此。

领域

本公开的各方面涉及绝缘体上覆硅器件,尤其涉及用于连接绝缘体上覆硅mosfet的本体的结构和方法。



背景技术:

绝缘体上覆硅(soi)技术是指在半导体制造(尤其是微电子学)中使用分层的硅-绝缘体-硅基板代替常规硅基板以减少寄生器件电容,藉此提高性能。使用soi器件构建的集成电路可以展示出比与之相当的基于体块的集成电路快30%的处理速度,并且功耗降低多达80%,这使其对于移动设备而言是理想的。soi芯片还降低了软差错率,软差错率是由宇宙射线和天然放射性背景信号引起的数据损坏。soi晶体管提供使得cmos架构更可伸缩的独有机会。氧化物埋层限制了深亚微米体块器件上可能存在的穿通。

由于氧化物埋层的存在,soimosfet的本体在电路设计中通常是浮置的,这意味着该本体没有至偏置电压的连接。soimosfet的浮体导致一种称为浮体效应的效应,即,体电势对soimosfet的偏置历史和载流子复合过程的依赖性。对于许多应用,听任本体浮置会引起不合宜的影响,诸如输出特性的扭结,从而导致非线性,降低的击穿电压和降级的可靠性。对于此类应用,可能需要体连接。然而,常规的体连接办法常常以降低器件性能和/或增大器件尺寸为代价。相应地,提供一种没有实质性能或面积惩罚的体连接方案将是有益的。

概述

以下给出对一个或多个实现的简化概述以提供对此类实现的基本理解。此概述不是所有构想到的实现的详尽综览,并且既非旨在标识所有实现的关键性或决定性要素亦非试图界定任何或所有实现的范围。本概述的唯一目的是要以简化形式给出与一个或多个实现相关的概念以作为稍后给出的更详细描述之序。

在一个方面,一种绝缘体上覆硅器件包括背绝缘层以及在该背绝缘层上的半导体层。该半导体层包括具有前源极表面和背源极表面的第一导电类型的源极区、具有前沟道表面和背沟道表面的第二导电类型的沟道区、以及该第一导电类型的漏极区。该绝缘体上覆硅器件进一步包括在该沟道区的该前沟道表面上的栅极绝缘层以及至少在该背源极表面的一部分以及该背沟道表面的一部分上的背硅化层。

在另一方面,一种方法包括:提供具有前金属连接系统、mosfet、背氧化物层和牺牲基板的绝缘体上覆硅晶片。该mosfet包括具有前源极表面和背源极表面的源极区、漏极区、以及具有前沟道表面和背沟道表面的沟道区。该方法进一步包括将该绝缘体上覆硅晶片接合到处置晶片上,移除该牺牲基板,图案化并蚀刻该背绝缘层以曝露该mosfet的该背源极表面和该背沟道表面的一部分,以及通过所曝露的背源级表面和背沟道表面在该源极区和该沟道区上形成背硅化层。

为了达成前述及相关目的,这一个或多个实现包括在下文充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实现的某些解说性方面。但是,这些方面仅仅是指示了可采用各个实现的原理的各种方式中的若干种,并且所描述的实现旨在涵盖所有此类方面及其等效方案。

附图简述

图1a解说了根据本公开的某些方面的用于soimosfet的示例体连接。

图1b解说了根据本公开的某些方面的用于soimosfet的另一示例体连接。

图2解说了根据本公开的某些方面的示例电路系统。

图3解说了根据本公开的某些方面的具有体连接的示例性soimosfet。

图4a-4e解说了根据本公开的某些方面的形成用于soimosfet的体连接中的示例性过程流。

图5解说了根据本公开的某些方面的形成用于soimosfet的体连接中的示例性方法。

详细描述

以下结合附图阐述的详细描述旨在作为各种方面的描述,而无意表示可实践本文中所描述的概念的仅有方面。本详细描述包括具体细节以提供对各种概念的理解。然而,对于本领域技术人员将显而易见的是,没有这些具体细节也可以实践这些概念。在一些实例中,以框图形式示出众所周知的结构和组件以便避免湮没此类概念。

绝缘体上覆半导体(soi)器件因其出色的电属性(包括较低阈值电压、较小寄生电容、较小电流泄漏和良好开关属性等)而被广泛使用。常规地,沟道区(本体)中的硅膜是电浮置的。由于浮体效应(诸如寄生双极效应、扭结效应、历史相关特性等),听任主体浮置使器件行为复杂化。浮体效应导致在某些应用(诸如rf、混合信号、或高速电路设计)中使用soi器件是有挑战性的。传统对浮体效应的弥补是提供体连接。然而,常规的体连接的效率是受限的,并且此类连接常常使器件性能降级并消耗显著器件面积。

图1a解说了根据本公开的某些方面的用于soimosfet的示例主体连接。从俯视图来看,soimosfet100a包括具有主栅极108a和栅极扩展108e的h形栅极、源极114a、漏极124a、以及在主栅极108a的一侧或两侧的体连接104a。如图1a中所解说的,为了容适体连接104a,主栅极108a延伸穿过栅极扩展108e。此类扩展增大了器件尺寸并增添了额外的寄生栅极电容。

图1b解说了根据本公开的某些方面的用于soimosfet的另一示例体连接。从俯视图来看,soimosfet100b包括栅极108b、源极114b、漏极124b、以及在源极114b内部的体连接104b。体连接的此类放置增大了源极的尺寸,从而增大了器件尺寸。它还减少了源极至沟道边缘并增大了源极电阻。作为结果,器件性能降级。因此,提供使得面积和性能影响最小化的体连接方案将是有益的。

在许多电路设计中,nmos晶体管的本体被连接到接地,而pmos晶体管的本体被连接到供电电压。对于其源极被连接到接地的nmos晶体管或其源极被连接到供电电压的pmos晶体管,晶体管的本体和源极被电耦合。图2解说了此类示例。电路200是带有两个输入in1和in2以及输出out的二输入与非(nand)门。pmos晶体管202和204的两个源极和两个本体均被电耦合并被连接到供电电压vdd。虽然nmos晶体管206的源极未被电耦合到nmos晶体管206的本体,但是nmos晶体管208的源极和本体被电耦合并被连接到接地。在需要体连接的soi电路中,对于其本体和源极被电耦合的晶体管,可以作出某种体连接布置以使得对器件尺寸或性能的影响最小化。

图3解说了根据本公开的某些方面的具有体连接的示例性soimosfet。mosfet300包括背绝缘层302和在背绝缘层302上的半导体层。该半导体层包括源极区314、沟道区304和漏极区324。源极区314和漏极区324的导电类型与沟道区304的导电类型相反。源极区314和漏极区324可以属于第一导电类型,而沟道区304可以属于第二导电类型。例如,对于n-mosfet,源极区314和漏极区324为n型,而沟道区304为p型。对于p-mosfet,源极区314和漏极区324为p型,而沟道区304为n型。源极区314具有前源极表面314f和背源极表面314b。背源极表面314b与前源极表面314f相对。背源极表面314b比前源极表面314f更靠近背绝缘层302。类似地,沟道区304具有前沟道表面304f和背沟道表面304b。背沟道表面304b与前沟道表面304f相对。背源极沟道314b比前沟道表面304f更靠近背绝缘层302。栅极绝缘层306在沟道区304的前沟道表面304f上。栅极导电层308在栅极绝缘层306上。

mosfet300进一步包括至少在源极区314的背源极表面314b的一部分以及沟道区304的背沟道表面304b的一部分上的背硅化层318。背硅化层318将沟道区304电耦合到源极区314。由此,通过源极区314,沟道区304可被连接到用于pmos晶体管的供电电压或nmos晶体管的接地。不需要单独的体连接或体触点。

背硅化层318通过硅化工艺来形成,硅化工艺是结果导致形成金属硅合金(硅化物)以用作用于低触点电阻的触点或触点界面的退火工艺。例如,作为硅化的结果,钛可被沉积在硅上以形成tisi2。其他合适的材料也是可能的,诸如cosi2、nisi等。

mosfet300可以进一步包括在前源极表面314f上的前硅化层316以及在漏极区324上的前硅化层326。前硅化层316提供用于将源极区314以及由此沟道区304连接到前金属连接系统342的界面。前金属连接系统342可以包括触点、通孔和多级金属层。前金属连接系统342可以将源极区314连接到用于pmos晶体管的供电电压或用于nmos晶体管的接地。前金属连接系统342可以将源极区314连接到其他信号。

mosfet300还可以包括背金属连接系统332。背金属连接系统332可以包括至背硅化层318的触点,并且还可以包括通孔以及一个或多个其他金属层。源极区314和/或沟道区304可以通过背金属连接系统332连接到供电电压或接地或信号。

mosfet300可以进一步包括间隔件310。间隔件310将源极区314和前硅化层316与栅极导电层308电隔离。

图4a-4e解说了根据本公开的某些方面的形成用于soimosfet的体连接中的示例性过程流。在图4a中,提供带mosfet的soi晶片。该soi晶片包括牺牲基板448、背绝缘层402、至少mosfet、以及前金属连接系统442。该mosfet包括全部在背绝缘层402上的源极区414、沟道区404和漏极区424。另外,该mosfet可以包括在源极区414上的前硅化层416以及在漏极区424上的前硅化层426。源极区414具有前源极表面414f和背源极表面414b。沟道区404具有前沟道表面404f和背沟道表面404b。该mosfet还包括在沟道区404上的栅极绝缘层406、在栅极绝缘层406上的栅极导电层408、以及在栅极导电层408的侧边的间隔件410。此外,前金属连接系统442为mosfet提供供电电压、接地和/或信号连接。

在图4b中,将soi晶片接合到处置晶片444。在接合处置晶片444之后,移除牺牲基板448,从而曝露背绝缘层402。

在图4c中,背绝缘层402被图案化和蚀刻成具有开口446。开口446曝露背源极表面414b的一部分或全部以及背沟道表面404b的一部分或全部。

在图4d中,在背源极表面414b的所曝露部分以及背沟道表面404b的所曝露部分之上形成背硅化层418。背硅化层418将沟道区404电耦合到源极区414。由此,通过源极区414,沟道区404可被连接到用于pmos晶体管的供电电压或用于nmos晶体管的接地。

在图4e中,可以形成背金属连接系统432。背金属连接系统432可以包括至背硅化层418的触点、通孔、以及一个或多个其他金属层。源极区414和/或沟道区404可以通过背金属连接系统432连接到供电电压、接地、或信号。

图5解说了根据本公开的某些方面的形成用于soimosfet的体连接中的示例性方法500。在502,提供带mosfet的soi晶片。该soi晶片包括牺牲基板(例如,牺牲基板448)、背绝缘层(例如,背绝缘层302或402)、至少mosfet、以及前金属连接系统(例如,前金属连接系统342或442)。该mosfet包括全部在背绝缘层上的源极区(例如,源极区314或414)、沟道区(例如,沟道区304或404)、以及漏极区(例如,漏极区324或424)。另外,该mosfet可以包括在源极区上的前硅化层(例如,前硅化层316或416)以及在漏极区上的前硅化层(例如,前硅化层326或426)。该mosfet还包括在沟道区上的栅极绝缘层(例如,栅极绝缘层306或406)、在该栅极绝缘层上的栅极导电层(例如,栅极导电层308或408)、以及在该栅极导电层的侧边的间隔件(例如,间隔件310或410)。此外,该前金属连接系统为mosfet提供供电电压、接地和/或信号连接。

在504,将该soi晶片接合到处置晶片(例如,处置晶片444)。在接合处置晶片之后,移除该牺牲基板,从而曝露该背绝缘层。

在506,该背绝缘层被图案化和蚀刻成具有开口(例如,开口446)。该开口曝露背源极表面的一部分或全部以及背沟道表面的一部分或全部。

在508,在所曝露的背源极表面以及所曝露的背沟道表面中形成背硅化层(例如,背硅化层318或418)。该背硅化层将沟道区电耦合到源极区。由此,通过源极区,沟道区可被连接到用于pmos晶体管的供电电压或用于nmos晶体管的接地。

在510,可以形成背金属连接系统(例如,背金属连接系统332或432)。该背金属连接系统可以包括至背硅化层的触点、通孔、以及一个或多个金属层。该源极区和/或该沟道区可以通过该背金属连接系统连接到供电电压或接地或信号。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的,并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此,本公开并非旨在被限定于本文中所描述的示例,而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

当前第1页1 2 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1