MTJ器件中的锥形通孔结构的制作方法

本发明包含新颖的集成电路及用于生产这些电路的工艺。在一个实施例中，本发明包含用于制造基于磁隧道结(mtj)的器件的工艺，所述器件用于磁性随机存取存储器(stt-mram)阵列中。

背景技术：

计算机存储器有两种主要类型：非易失性存储器和易失性存储器。本发明涉及非易失性存储器，即，不需要恒定的能量输入来保留信息的存储器，而易失性存储器需要恒定的能量输入。在非易失性存储器器件中，存储器状态可以在没有功率消耗的情况下被保留数天至数十年。非易失性存储器器件的示例包括只读存储器(rom)、闪电可擦除只读存储器、铁电随机存取存储器(fram)、磁性随机存取存储器(mram)和相变存储器(pcm)。

非易失性嵌入式存储器(例如，具有非易失性的芯片上嵌入式存储器)可实现能量和计算效率。然而，传统自旋力矩转移磁阻随机存取存储器(stt-mram)集成可能存在密度限制以适应大的写入切换电流和选择晶体管要求。具体来说，传统stt-mram由于提供足够自旋电流的驱动晶体管要求而具有单元大小限制。此外，此存储器与常规的基于磁隧道结(mtj)的器件的大写入电流(>100μa)和电压(>0.7v)要求相关联。

与物理上分离的逻辑和存储器芯片相比，将存储器直接集成到微处理器上提供实现更宽总线和更高操作速度的优点。诸如dram和nand快闪等传统的基于电荷的存储器技术现在由于越来越精确的电荷放置和感测要求而面临严重的可缩放性问题。将基于电荷的存储器直接嵌入到高性能逻辑芯片上对于未来技术节点来说并不非常有吸引力。然而，与传统的基于电荷的存储器相比，自旋力矩转移磁阻随机存取存储器(stt-mram)具有缩放到小得多的几何形状的潜力，因为其依赖于电阻率而不是电荷作为信息载体。然而，获得具有嵌入式stt-mram存储器的高性能逻辑芯片的益处需要包括与stt-mram操作性地相关联的适当集成逻辑器件的结构以及适当的制造工艺。

技术实现要素：

在一个实施例中，本发明包含将自旋力矩转移磁性随机存取存储器(stt-mram)阵列集成到逻辑处理器中的工艺。

本发明的另一实施例包含通过首先在所述工艺中采用一个或多个磁隧道结(mtj)(即，mtj优先方法)而将(stt-mram)阵列集成到逻辑处理器中的工艺。本发明的另一实施例包含从前述工艺获得的结构。

mram器件包含呈阵列形式的多个mtj，其中每一柱在连接到先前制造的cmos晶体管的底部电极上方(底部电极连接到通常通过镶嵌工艺图案化的后端工序[beol]金属互连件(在电介质中蚀刻通孔及沟槽以及在沟槽中沉积金属))。若干mtj包含mram单元。柱是指以圆柱形几何形状图案化的磁性元件的堆叠；电极包含用以将电流转移穿过mtj器件的导电材料(下文论述的mtj及mram器件中的众所周知的结构)。

在另一个实施例中，本发明包括通过镶嵌图案化形成的锥形va结构，与具有垂直侧壁的结构相比，其提供了更大的工艺窗口用于对准，尤其是在如后面描述和附图所示的更紧密的间距下。对于不对准的各种情况，可以看到锥形结构的额外益处，其中在过蚀刻到va中的情况下，暴露的金属区域相对于电介质低于垂直侧壁va。

allenspach等人的us10,109,786描述并限定了这里所提到的“自旋转移矩11或11stt”和“磁隧道结”或11mtj”技术；kim的us8,283,186也描述并限定了这里所提到的"自旋转移矩11或"stt"技术；qi等人的us6,697,294描述并限定了这里所提到的"磁阻随机存取存储器"或mram技术。

以下另外的专利和公开的申请提供了本发明领域的现有技术的示例：hsu等人的us9,564,577；liu等人的us8,450,722；chuang等人的us9,818,935；sung等人的美国专利申请2017/0222128；gambino等人的us6,222,219；lee等人的wo2017/155508；以及xia等人的us9,799,824。

附图说明

附图不一定按比例绘制，而是阐述本发明，并且被包括以说明本发明的各种实施例，并且与本说明书(即，"具体实施方式"和"权利要求书")一起也用于解释本发明的原理。

图1、3、5、7、9和11包括示出本发明的锥形va结构的横截面的侧视图，其使得能够提高对准容限并减少mtj器件中导电材料的溅射再沉积。“减少溅射再沉积”是指减少由mtj叠层下面的层的物理溅射引起的再沉积的导电材料的量。mtj器件的主要图案化方法是物理溅射(非选择性蚀刻方法)，因此一旦叠层已经被图案化，下面的材料层就容易被溅射蚀刻。如果下面的材料是导电的，则该被溅射的材料可以被再沉积在mtj器件的侧壁上。然而，如果被溅射的材料是绝缘的(例如，电介质)，则这将不会造成问题。

图2、4、6、8和10包括示出现有技术va结构的横截面的侧视图，用于分别与图1、3、5、7和9中所示的本发明的结构或制品进行比较。

图1中标记为“覆盖层”、“自由层”、mgo隧道势垒和“电介质”的层也标识了图2-10的类似阴影层。

图12-17包括示出描述本发明的mtj器件的制造的结构的横截面的侧视图。

具体实施方式

本发明包括满足上述需求的结构、制品、工艺和由所述工艺生产的产品。

为了实现前述和其它优点，并且根据如在本文中体现和广泛描述的本发明的目的，以下详细描述包括可以各种形式体现的本发明的公开的示例。

本文阐述的具体方法、化合物、组合物和结构细节不仅包括权利要求的基础和教导本领域技术人员以任何新颖和有用的方式使用本发明的基础，而且还提供如何制造和使用本发明的描述。不仅具体实施方式、权利要求书、公开内容的摘要和随后的附图阐述了本发明的各种特征、目的和优点以及它们可以如何实现和获得，而且这些特征、目的和优点还将通过实践本发明而变得显而易见。

本发明考虑到随着间距向下缩放，各种模块(即，根据本发明生产的器件)的对准对于缩减图案化方案来说变得更成问题。"间距(pitch)"是指从每一特征的中心测量的两个单个器件特征(在此情况下为mtj柱)之间的距离。作为一示例，对于50nm直径的柱来说100nm的间距意味着每一柱的外壁之间实际上存在50nm的空间。一个此类模块包括存储器单元技术(例如stt-mram)中利用的"va"或底部电极/着陆垫。此模块是关键的，因为其提供用于沉积存储器元件的合适表面且提供与下层金属层级的接触。现有技术va还提供潜在产量降低，因为再溅射的材料可沉积在存储器元件的侧壁上，即，在再溅射中，现有技术va的较大底部表面提供与本发明的锥形va的较小底部表面相比更大的导电材料源。在stt-mram的情况下，这可产生跨越隧道势垒的短路，其使得器件不可操作。

"再溅射"是指由于暴露于用于使叠层形成图案的高能离子而使原子从下电极表面发生物理位移。然后，位移的原子可能落在mtj器件的侧壁上。图1、3、5、7和9示出了该工艺。

一方面，本发明包括通过包括蚀刻用于形成va的电介质层的工艺来制造具有减小面积的底部电极接触结构的锥形va的工艺。该工艺包括使用增加等离子体聚合度的有机气体等离子体化学物质。有机气体等离子体放电产生同时的蚀刻和沉积反应。例如，通式gxhyfz的碳氟化合物气体在某些条件下在由等离子体处理的表面上沉积碳氟聚合物层。在一个实施方案中，我们使用包含cf4：chf3的混合物。虽然我们以1:4的比例使用这些碳氟化合物，但是我们可以通过将每一种或两种改变约10％至约20％来改变该比例。

通常，当在电介质层中蚀刻开口时，选择条件以确保开口中的垂直侧壁，然而，调整参数、例如操作压力、源和偏压功率以及化学性质比，可在开口的侧壁上产生增加的聚合物膜沉积，因此产生具有较小底部cd的锥形开口。接着，用导电金属填充锥形开口以形成va。

通过减小偏置功率以减小高能离子的各向异性贡献，以及通过具有增加的压力以减小等离子体中的电离度，来形成锥形。这两种调整都通过中性物质和自由基物质的反应来促进碳氟化合物膜沉积，由于这些物质的各向同性角分布，中性物质和自由基物质的反应主要发生在蚀刻过孔结构的侧壁上。随着蚀刻在垂直方向上进行，碳氟化合物膜继续沉积在过孔的侧壁上，结果形成锥形结构。

在附图中，面向mx柱的va的表面积包括va的底部，而面向硬掩模的va的表面积包括va的顶部。现有技术va的顶部和底部的表面积基本上相同，而在本发明中va的底部的表面积实质上小于va的顶部的表面积。在整个说明书和附图中描述va时，我们使用"顶部"和"底部"的这些定义。当与现有技术va相比时，本发明va减少了底部的导电材料再溅射的可用面积，并且显著减少了潜在的或实际上的严重的进入下层的过蚀刻。现有技术va的底部的相当大的表面积包括"潜在的产率降低"。

在一个实施例中，本发明包括一个或多个通过镶嵌图案化形成的锥形va结构，与具有垂直侧壁的结构相比，其提供了更大的工艺窗口，尤其是在紧密间距(即单元之间的更小距离)下。对于mram器件，紧密间距包括低于约100nm的间距。

本说明书和附图描述并说明了锥形va结构的前述以及其它优点，例如，图中所示的各种未对准的情况，以及在过蚀刻到va中的情况下，与电介质相比的暴露的金属面积低于垂直侧壁va的与电介质相比的暴露的金属面积。由此，我们指的是金属表面是产生导电材料的唯一表面，其可以通过落在器件的隧道势垒上而产生短路。因此，如果具有较低的暴露金属与电介质的比率，则产生短路的机会较小。垂直侧壁具有较高的暴露金属与电介质的比率，因此具有较高的产生短路的机会。

与垂直侧壁相比，锥形va结构有利于通过标准沉积技术进行金属填充，垂直侧壁可产生空隙，从而增加了电极的电阻值。本发明最小化或基本消除了这些空隙。

图1和2示出了va、硬掩模和下层金属(mx)之间完美对准的情况；本发明(图1)和现有技术(图2)的va结构的对准没有差异。这假定va结构的顶部cd在图1和2中是相同的，并且图1中的锥形产生底部cd的减小。"cd"是指"临界尺寸(criticaldimension)"，其在这种情况下包括直径；然而，通常它也是指或包括对于特定掩模组基本上最小可获得的特征。另外，与作为线(line)的金属级相反，对图案化作为孔特征的va有更大的限制。因此，为了实现va的良好圆度，预期直径超过下层金属线或后cd。这些图1和图2的参数适用于其它图3-10。

图3和4示出了在va与底部金属层级严重未对准的情况下的一种情形，其中具有垂直侧壁的va结构同时接触两个mx层级，从而阻碍了器件的正确功能。锥形va结构在允许进行接触的情况下增加了误差容限。

图5和6示出了该结构的第二个优点，该优点发生在图案化过程中在va中发生明显oe(过蚀刻)的工艺中。过蚀刻包括在蚀刻的限定端点之后的时间，通常是为了解决膜的不均匀性或为了除去可能存在于表面上的残余物而增加的；11'端点包括一种信号(通常来自光发射光谱或质谱)，其表示层已经被蚀刻穿过(例如，如果mtj叠层底部的元素不再被质谱检测到，则表示蚀刻已经完成)。图5和6进一步示出情形1：硬掩模未对准，但vnmx正确对准。随着oe发展，锥形va结构的电介质与所暴露va金属的比率更高，尽管程度极小，我们用虚线圆圈来说明。材料将从沟槽底部再溅射(由箭头示出)，且潜在地落在mtj的侧壁上。落在mgo隧道势垒上的任何导电材料均可能产生短路。因此，较高的暴露电介质与金属的比率是优选的，因为其较低的短路概率。

图7和8示出了情形2，其中硬掩模与mx对准，但va未对准。随着oe发展，变得显而易见的是，对于锥形va结构，电介质与所暴露的va金属的比率更高(比情形1的程度更大，如虚线圆圈所示)。材料将从沟槽的底部再溅射(由箭头示出)，且潜在地落在mtj的侧壁上。落在mgo隧道势垒上的任何导电材料具有形成短路的可能性。因此，较高的暴露电介质与金属的比率是优选的，因为其较低的短路概率。

图9和10示出了va和硬掩模都与mx未对准的情形。随着oe发展，显然对于锥形va结构，电介质与所暴露的va金属的比率更高(比情形2的程度更大，如虚线圆圈所示)。oe发展还导致材料从沟槽底部再溅射(由箭头示出)，且潜在地着陆在mtj的侧壁上。落在mgo隧道势垒上的任何导电材料都有可能导致短路。因此，较高的暴露的电介质与金属的比率降低了短路的可能性。

图11-17示出了用mtj叠层覆盖根据本文所述的本发明形成的va结构(例如，图10)。现在将图11-17中的该va结构描述为“beol电介质/mx金属”。

图11示出了第二工艺流程略图中微电路器件或模块的各层的横截面侧视图，其中我们通过在va结构上依次沉积sin(或siox)、arc和pr层，构建与本发明的va结构接触的底部电极。该模块包括200mm晶片，cmos和beol互连已被图案化。我们用它将通孔(空穴)图案转移穿过sin(或siox)，以产生减小的cd底部电极。图中，arc＝抗反射涂层，pr＝光刻胶，cmos＝互补金属氧化物半导体，beol＝后端工序。

图12示出了第二工艺流程略图中微电路器件或模块的各层的横截面侧视图，其中，我们通过在等离子体中使用chf3/cf4与惰性气体的高比率对sin(或siox)进行等离子体蚀刻以产生所示的开口，来加工图11的模块。这在开口中产生了锥形轮廓并缩小了其初始cd。然而，我们可以调整气体化学物质，以在开口中获得非锥形轮廓。

图13示出了第二工艺流程略图中微电路器件或模块的各层的横截面侧视图，其中我们通过使用下游等离子体剥离pr/arc层来加工图12的模块，随后使晶片或模块经受dhf(稀释的氢氟酸)以从通孔或开口的底部去除任何rie(反应离子蚀刻)残留物。存在于底部tan(cu的覆盖层)上的任何绝缘rie残留物将产生电开路。电开路是指由于绝缘材料(在这种情况下是rie残留物)的存在而被破坏的电流路径。

图14示出了第二工艺流程略图中微电路器件或模块的各层的横截面侧视图，其中我们通过用导电金属(例如tan)填充通孔或开口来处理图13的模块，然后我们对其进行抛光以产生减小的cd底部电极(即，锥形结构，由此底部cd小于顶部cd)。如果如前所述关于图5-7所述地暴露该结构，则这产生减小的金属与电介质比。

图15示出了第二工艺流程略图中微电路器件或模块的各层的横截面侧视图，包括mtj图案化以形成本发明的mtj，其中我们首先在sin衬底的表面上沉积磁隧道结(mtj叠层)，所述sin衬底在电介质基体中具有相对的mx金属柱。然后我们在mtj叠层上沉积tan层，该tan层用作硬掩模和顶部电极。我们使用柱掩模(空穴掩模的负像)来限定mtj柱。在这种情况下，柱包括圆柱形几何形状(与空穴相反)，即，在其它固体层中的圆柱形空间，而柱包括在其它空的空间/平面中的固体伪影。

图16示出了mtj图案化中的微电路器件或模块的各层的横截面侧视图，其中我们通过使用ci：jchf3化学物质蚀刻lto及tan来处理图15的模块。ru帽盖充当ci/f化学物质的良好终止层且保护mtj层免受归因于那些反应物的扩散的损坏。接着，我们使晶片经受下游等离子体(h2o/n2)以钝化剩余表面ci。接着，我们使用o2等离子体剥离opl，接着用di水(去离子水)冲洗，这是防止剩余ci腐蚀的关键步骤。

图17示出了mtj图案化中微电路器件或模块的各层的横截面侧视图，其中我们使用物理溅射法蚀刻mtj叠层来加工图16的模块，所述物理溅射法使用甲醇或低分子量链烷醇(例如，具有1-约4个碳原子的链烷醇)溅射反应离子蚀刻或ibe(氩)进行。ibe或离子束蚀刻包括使用离子化惰性气体(例如，所谓的具有2、10、18、36、54和86原子数的稀有气体)的物理蚀刻法，通过一系列提取栅精确控制离子能量，使得到达表面的所有入射离子具有或多或少的限定能量值。ibe与等离子体或rie的不同之处在于，ibe不包含等离子体和rie方法中发现的各种中性物质、电子等。

在整个说明书中，发明人已经列出了各种材料以及元素、材料、化合物、组合物、条件、工艺、结构等的组合的等价物，并且即使单独列出，也包括这些等价物的组合，例如以任何比率或以任何方式的两组分、三组分或四组分组合，或更多，以及这样的等价元素、材料、组合物、条件、工艺、结构等的组合。

此外，说明书通篇所述的描述本发明的各种数值范围还包括范围下限与范围上限的任何组合，以及将减小范围下限范围或范围上限范围的任何单个数值，并且还包括落入这些范围中的任何范围内的范围。

如应用于任何权利要求或本文的任何参数的术语"约"、"基本上"或"实质上"，诸如数值，包括用于描述数值范围的值，意指参数的轻微变化。在另一个实施方案中，术语"约"、"基本上"或"实质上"当用于定义数值参数时包括例如高达5％、10％、15％或更高的变化。

该书面描述或申请人的发明公开内容所提到的所有科学期刊文章和其它文章、包括互联网站点以及已公布和待决的专利，包括在这样的科学期刊文章和其它文章、包括互联网站点)以及这样的专利中引用的参考文献，通过引用整体并入本文，并且出于该书面描述中所引用的目的以及针对包含在这样的科学期刊文章和其它文章、包括互联网站点以及专利和其中所引用的参考文献中的所有其它公开内容，所有或任何一个可以全部或部分地承载或应用于不仅前述书面描述，而且还有以下权利要求书以及本公开内容的摘要。

我们要求保护本发明作为一种方法制备的产品，因为在通过本发明的方法形成的结构或制品中金属与金属接触的确切性质变得难以描述，即金属是否在它们接触的点处形成合金或金属混合物，或基本上金属与金属接触而没有基本的(如果有的话)合金或混合金属形成。

在本说明书中以单数做出的任何陈述还包括复数，并且反之亦然。在本说明书中使用任何个人代词指的是在本说明书中命名的发明人。

尽管发明人已经通过参考一些实施例描述了其发明，但是由等同原则定义的其他实施例旨在被包括为落入前述具体实施方式、以及下面的权利要求书、以及本公开的摘要和附图的宽泛范围和精神内。