非易失性存储器和制造方法与流程

本发明的实施例总体涉及电子电路领域，更具体地，涉及非易失性存储器和制造方法。

背景技术：

许多现代电子设备都包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器(nvm)。非易失性存储器能够在没有电源的情况下存储数据，而易失性存储器则不能。诸如磁阻随机存取存储器(mram)和电阻式随机存取存储器(rram)的非易失性存储器由于其相对简单的结构及其与互补金属氧化物半导体(cmos)的逻辑器件制作工艺的兼容性而成为下一代非易失性存储器技术的有力的候选者。

技术实现要素：

根据本发明的一个方面，提供了一种用于制造存储单元的方法，所述方法包括：在衬底上方形成存储单元叠层，所述存储单元叠层包括底部电极层、位于所述底部电极层上方的电阻转换电介质层，以及位于所述电阻转换电介质层上方的顶部电极层；在所述顶部电极层上方形成第一绝缘层；在所述第一绝缘层上方形成第一金属硬掩模层；以及执行一系列蚀刻以图案化所述第一金属硬掩模层、所述第一绝缘层、所述顶部电极层和所述电阻转换电介质层，以形成第一金属硬掩模、硬掩模绝缘体、顶部电极和电阻转换电介质。

根据本发明的另一个方面，提供了一种用于制造存储单元的方法，所述方法包括：在衬底上方形成存储单元叠层，所述存储单元叠层包括底部电极层，位于所述底部电极层上方的电阻转换电介质层、位于所述电阻转换电介质层上方的顶部电极层；在所述存储单元叠层上方形成硬掩模叠层，其中，所述硬掩模叠层包括位于底部处且与所述顶部电极层接触的第一绝缘层和由不同于所述顶部电极层的金属材料制成的第一金属硬掩模层；以及进行一系列蚀刻以图案化所述硬掩模叠层、所述顶部电极层、所述电阻转换电介质层和所述底部电极层，以形成硬掩模绝缘体、顶部电极、电阻转换电介质和底部电极。

根据本发明的又一个方面，提供了一种存储器单元，包括：底部电极，设置在衬底上方；电阻转换电介质，设置在所述底部电极上方并且具有可变电阻；顶部电极，设置在所述电阻转换电介质上方；硬掩模绝缘体，直接设置在所述顶部电极上方；以及顶部电极通孔，设置为穿过所述硬掩模绝缘体且到达所述顶部电极，其中，所述硬掩模绝缘体直接接触所述顶部电极并且包括绝缘材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出了用于制造存储单元的示意图。

图2示出了具有包括绝缘层的硬掩模叠层的存储单元的一些实施例的截面图。

图3示出了具有包括多个绝缘层的硬掩模叠层的图2的存储单元的一些替代实施例的截面图。

图4示出了具有绝缘硬掩模的存储单元的一些实施例的截面图，其中图4的存储单元可以是根据硬掩模叠层，在对图2或图3的存储单元进行图案化之后的最终产品。

图5示出了具有绝缘硬掩模的存储单元的一些替代实施例的截面图。

图6示出了图4和图5的具有绝缘硬掩模的存储单元的一些替代实施例的截面图。

图7示出了具有图4、图5或图6的存储单元的集成电路的一些实施例的截面图。

图8至图19示出了集成电路在制造的各个阶段的一些实施例的一系列截面图，该集成电路包括存储单元。

图20示出了用于制造具有存储单元的集成电路的方法的一些实施例的流程图。

具体实施方式

本发明提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

此外，在本文中可以使用“第一”、“第二”和“第三”等以便于描述，以区分图中或一系列图的不同元件。“第一”、“第二”和“第三”等不旨在描述相应的元件。因此，结合第一附图描述的“第一电介质层”可以不一定对应于结合另一附图描述的“第一电介质层”。

诸如磁阻随机存取存储器(mram)或电阻式随机存取存储器(rram)的非易失性存储器包括存储单元阵列。存储单元包括由电阻转换(switching)电介质隔开的顶部电极和底部电极的叠层。取决于施加到一对电极的电压，电阻转换电介质将在与第一数据状态(例如，“0”或“reset”)相关的高电阻状态和与第二数据状态(例如，“1”或“set”)相关的低电阻状态之间经历可逆变化。电阻转换电介质可以由多种材料制成。例如，电阻转换电介质层可以包括具有钉扎磁层和自由磁层的磁隧道结(mtj)结构，其中，钉扎磁层和自由磁层被电介质阻挡层垂直地分隔开。随着减小节距尺寸的需求继续，由于蚀刻存储器单元叠层的困难，以小尺寸和非常密集的节距来图案化存储器单元叠层对于高密度非易失性存储器来说仍然是挑战。在一些实施例中，硬掩模叠层用于图案化工艺。硬掩模叠层可包括由诸如氮化硅或氮氧化硅的电介质材料制成的电介质硬掩模层，以及由诸如钽或氮化钽的金属或金属合金制成的一个或多个金属硬掩模层。参考图1的截面图100作为示例，硬掩模叠层202’形成在用于图案化的存储单元叠层204’上。硬掩模叠层202’可以包括第一金属硬掩模层1110和第二金属硬掩模层1114，例如氮化钽层和钽层。

在对存储单元叠层204′的顶部电极层1006进行图案化以形成顶部电极118之后，申请人观察到第一金属硬掩模层1110和第二金属硬掩模层1114的收缩和颈缩部分分别被圈为1110s和1114s。对相邻金属的电偶效应导致了这个问题。当与具有氧化还原电位较低的其他金属接触时，金属更容易被氧化。在此，金属硬掩模层1110、1114具有比顶电极层1006更大的负氧化还原电势，因此在顶电极层1006的图案化期间，它们被氧化并且被蚀刻。例如，申请人观察到，第一金属硬掩模层1110的横向宽度可缩小至约35nm，而第二金属硬掩模层1114的横向宽度可缩小至约15nm，当顶部电极118的横向宽度为大约50nm时。这种收缩或颈缩(necking)问题可能导致图案化工艺失败。

鉴于以上所述，在一些更高级的实施例中，本申请涉及一种使用硬掩模叠层制造存储装置的改进方法以及相应的nvm存储装置结构。在一些实施例中，当形成用于存储装置的硬掩模叠层时，在不同材料的两个金属层之间形成绝缘层，从而可以减少或避免上述的收缩或颈缩问题。

图2示出具有硬掩模叠层202的存储单元的一些实施例的截面图200。硬掩模叠层包括设置在顶部电极1006与第一金属硬掩模层1110之间的第一绝缘层1108。更具体地说，在一些实施例中，如图2所示，硬掩模叠层202形成在用于图案化的存储单元叠层204上方。结合图11至图17描述了图案化工艺的更多细节。存储器单元叠层204可以包括底部电极层1002，电阻转换电介质层1004和顶部电极层1006，所述底部电极层1002，电阻转换电介质层1004和顶部电极层1006彼此堆叠在衬底102上。顶部电极层1006可以包括或由第一种金属材料(例如钨)制成。硬掩模叠层202可以包括在底部的第一绝缘层1108，在第一绝缘层1108上的第一金属硬掩模层1110，以及在第一金属硬掩模层1110上方的第一电介质硬掩模层1116。第一金属硬掩模层1110可以包括或由与顶部电极层1006不同的第二种金属材料(例如，钽)制成。第一绝缘层1108设置在硬掩模叠层的底部，与顶部电极层1006接触并且将顶部电极层1006与第一金属硬掩模层1110分开，从而防止了顶部电极层1006或第一金属硬掩模层1110的收缩或颈缩问题。然后，进行一系列蚀刻以图案化硬掩模叠层202，上电极层1006，电阻转换电介质层1004和下电极层1002，从而相应地形成硬掩模、顶部电极、电阻转换电介质和底部电极。底部电极可以通过底部电极通孔110电连接至金属化层224的金属线。随后可以沿着图案化叠层的侧壁和轮廓形成侧壁间隔件和蚀刻停止层。

图3示出了图2的具有硬掩模叠层202的存储单元的一些替代实施例的截面图300，其中，硬掩模叠层202包括多个绝缘层1108、1110。尽管在图3中示出了两个绝缘层1108、1110，硬掩模叠层202可以包括多于两组的金属硬掩模层和绝缘层，其中金属硬掩模层和绝缘层彼此堆叠在一起。金属硬掩模层和绝缘层的附加组为存储器单元图案化提供更大的掩模厚度。结合图11至图17描述了图案化工艺的更多细节。如图3所示作为例子，在一些实施例中，第二绝缘层1112设置在第一金属硬掩模层1110上，第二金属硬掩模层1114设置在第二绝缘层1112上。第二绝缘层1112将第一金属硬掩模层1110与第二金属硬掩模层1114分开，从而防止第一金属硬掩模层1110或第二金属硬掩模层1114的收缩或颈缩问题。第二金属硬掩模层1114可以包括不同于第一金属硬掩模层1110或顶部电极层1006的第三种金属材料。例如，第二金属硬掩模层1114可以包括氮化钽或由氮化钽制成。由于钽的选择性，钽作为用于图案化的硬掩模材料可能比氮化钽更好。但是，钽层应力较高，如果太厚，则可能会出现剥离问题。因此，同时包含钽和氮化钽的硬掩模叠层可以帮助实现期望的硬掩模高度，同时保持选择性和稳定性。其他适用的金属材料也在本公开的范围内，以用作金属硬掩模层1110、1114。第二绝缘层1112可以包括与第一绝缘层1108相同或不同的电介质材料(例如，二氧化硅)。第二绝缘层1112和第一绝缘层1108还可包括或由碳化硅(sic)、氮化硅(sin)、碳氧化硅(sioc)、氧氮化硅(sion)或它们的组合制成。其他适用的电介质材料也在本公开的范围内，以用作第二绝缘层1112或第一绝缘层1108。在一些实施例中，第二绝缘层1112和第一绝缘层1108可以分别具有在从大约1nm到大约10nm的范围内的厚度。在一些替代实施例中，第二绝缘层1112和第一绝缘层1108可以分别具有在大约3nm至大约10nm的范围内的厚度。由于cvd膜沉积能力，第二绝缘层1112或第一绝缘层1108的厚度小于3nm可能具有不均匀的问题。可能不希望第二绝缘层1112或第一绝缘层1108的厚度大于10nm，因为与这些绝缘层相比，使用金属层作为硬掩模层具有更大的选择性益处。

图4示出了具有绝缘硬掩模202的存储单元的一些实施例的截面图400。图4的存储单元可以是根据硬掩模叠层202图案化图2或图3的存储单元之后的中间或最终产品。在一些实施例中，存储单元114包括布置在衬底102上方的底部电极112。电阻转换电介质116布置在底部电极112上方并且具有可变电阻。顶部电极118设置在电阻转换电介质116上方。在存储器单元114的操作期间，在顶部电极118和底部电极112之间施加电压以通过形成或破坏电阻转换电介质116的一个或多个导电细丝来读取、置位或擦除存储器单元114。因此，存储单元114可具有处于相对低或高的电阻状态下的可变电阻，以代表例如低或高位状态。

硬掩模绝缘体120直接设置在顶部电极118上，并且可以具有与顶部电极118对准或共面的侧壁。硬掩模绝缘体120可以是图2或图3所示的第一绝缘层1108由存储单元图案化工艺得到的部分剩余。在一些实施例中，侧壁间隔件122设置在底部电极112的上表面上并且向上沿着电阻转换电介质116和顶部电极118的侧壁延伸，并且可以延伸到硬掩模绝缘体120的下部。侧壁间隔件122也可以延伸到硬掩模绝缘体120的整个侧壁表面。蚀刻停止层126设置在衬底102上方并且可以共形地衬垫底部电极112、侧壁间隔件122并且在硬掩模上方延伸。蚀刻停止层126可以直接接触且覆盖绝缘层的顶表面。蚀刻停止层126和侧壁间隔件122包括不同的材料或具有不同密度的相同材料。侧壁间隔件122和蚀刻停止层126还可包括一个或多个电介质组合物层，该电介质组合物层包括例如氧化硅，氮化硅，碳化硅等。侧壁间隔件122可以在存储单元114的制造期间用于限定底部电极112的封装面积。蚀刻停止层126在顶部电极通孔132的着陆(landing)期间保护顶部电极118。

根据一些实施例，存储单元114可以被插入到具有布置在衬底102上方的下部互连结构140和上部互连结构142的后端制程(beol)金属化叠层内。下部互连结构140包括设置在底部层间电介质层104内的底部金属化线106。上部互连结构142包括设置在顶部层间电介质层138内的顶部金属化线134。底部层间电介质层104和顶部层间电介质层138例如可以是：氧化物；低k电介质(即，电介质常数k小于二氧化硅的电介质)；或极低k电介质(电介质常数k小于约2的电介质)，并且底部金属化线106和顶部金属化线134可以是例如金属，例如铜。

存储器单元114的底部电极112可以是导电材料，诸如钛、钽、氮化钛、氮化钽、钨、钌、钼、钴或它们的组合。底部电极112的示例厚度可以在大约10nm至100nm的范围内，或者优选地在10nm至大约20nm的范围内。该示例厚度以及此后给出的其他示例尺寸可以用于某个制造节点，并且这些尺寸对于其他节点的比例缩放是可以接受的。在一些实施例中，底部电极112通过布置在底部电极112和底部金属化线106之间的底部电极通孔110电连接到下部互连结构140的底部金属化线106。底部电极通孔110可以包括例如氮化钛。底部电极通孔110的示例厚度可以在约40nm至约50nm的范围内。在一些实施例中，下部电介质层108设置在底部电极通孔110周围。下部电介质层108可以例如包括碳化硅，氮化硅，氧化硅或一层或多层复合电介质膜。上电介质层136设置在下电介质层108上方。上电介质层136可以包括氧化硅。上电介质层136可具有直接接触蚀刻停止层126的顶表面的底表面。上电介质层136可具有直接接触顶部层间电介质层138的底表面的顶表面。

在一些实施例中，存储单元114是磁阻随机存取存储器(mram)单元，并且电阻转换电介质116可以包括磁隧道结(mtj)结构。mtj结构可以具有由隧道阻挡层隔开的底部铁磁层和顶部铁磁层。在一些其他实施例中，存储单元114是电阻式随机存取存储器(rram)单元，并且电阻转换电介质116可以包括rram电介质层。电阻转换电介质116可以是高k层(即，电介质常数k大于3.9的层)，例如，氧化钽，氧化钽铪，氧化铝钽或另外包含钽，氧和一个或多个其他元素的材料。电阻转换电介质116也可以包括其他复合层。例如，电阻转换电介质116可以包括设置在底部的晶种层和/或设置在顶部的覆盖层。电阻转换电介质116的示例厚度可以在大约20nm至大约50nm的范围内。

顶部电极118布置在电阻转换电介质116上方。顶部电极118可以包括在顶部的钨，以提供良好的着陆接触。mtj结构的顶部电极118或下面的覆盖层也可以包括一个或多个其他金属或金属复合层，所述金属或金属复合层包括例如钛，氮化钛，钽，氮化钽等。顶部电极118的示例厚度可以在约30nm至约40nm的范围内。在一些实施例中，顶部电极118通过布置在顶部电极118和顶部金属化线134之间的顶部电极通孔132电连接到上部互连结构142的顶部金属化线134。顶部电极通孔132可以是例如导电材料，诸如铜、铝、钴或钨。阻挡衬层131可以设置在顶部电极通孔132下方，并且用作扩散阻挡层，以防止材料在顶部电极通孔132和顶部电极118之间扩散。阻挡衬层131可以包括例如氮化钽。阻挡衬层131的示例厚度可以在约5nm至约10nm的范围内。

图5示出了根据一些替代实施例的具有绝缘硬掩模的存储单元的截面图500。与图4相比，侧壁隔离物122设置在下电介质层108的上表面上，并且沿着底部电极112，电阻转换电介质116和顶部电极118的侧壁向上延伸，并且可以延伸至硬掩模绝缘体120的下部或整个侧壁表面。蚀刻停止层126设置在下电介质层108的上表面上，共形地排列在侧壁间隔件122上，并在硬掩模绝缘体120上延伸。蚀刻停止层126可以直接接触并覆盖硬掩模绝缘体120的顶表面。顶部电极通孔132可以具有落在顶部电极118的凹入的上表面上的底部。蚀刻停止层126和硬掩模绝缘体120可以都与阻挡衬层131或顶部电极通孔132的下侧壁接触，并且具有大致对准或共面的内侧壁表面。

如上所述，存储单元114可以是任何适用的非易失性存储单元，例如磁阻随机存取存储器(mram)单元和电阻随机存取存储器(rram)单元。图6示出了根据替代图4和图5的一些实施例的具有绝缘硬掩模的存储单元的另一示例的截面图600。如图6所示，有时被称为sot(自旋轨道矩)，通过在相邻的sot层112'中注入面内电流(in-planecurrent)来完成电阻转换电介质116的切换。因此，启用了三端子mtj，将读取路径602与写入路径604隔离开，从而提高了设备的耐用性和读取稳定性。此外，由于sot自旋转移几何，孵育时间可以忽略不计，从而可以实现更快、更可靠的切换操作。

图7示出了根据一些其他实施例的包括存储单元114的集成电路器件700的截面图。存储单元114可以具有与图4至图6所示和上面已经描述了的任何存储单元114相似的结构。如图7所示，存储单元114可以设置在衬底102上方。衬底102可以是例如块状衬底(例如块状硅衬底)或绝缘体上硅(soi)衬底。一个或多个浅沟槽隔离(sti)区域244或氧化物填充的沟槽设置在衬底102中。一对字线晶体管206、208在sti区域244之间间隔开。字线晶体管206、208彼此平行延伸且包括通过字线电介质层212与衬底102分开的字线栅极210，以及源/漏区214、216。源/漏区214、216嵌入在衬底102的表面内且位于字线栅极210与sti区域244之间。字线栅极210可以是例如掺杂的多晶硅或金属，例如氮化钛或氮化钽。字线电介质层212可以是例如氧化物，例如二氧化硅。最底部的ild层238设置在字线晶体管206、208的上方。最底部的ild层238可以是氧化物。

后段制程(beol)金属化叠层218布置在字线晶体管206、208上方。beol金属化叠层218包括分别布置在层间电介质层220、228、230中的多个金属化层222、224、226。金属化层222、224、226可以是例如金属，例如铜或铝。层间电介质层220、228、230可以是例如低κ电介质，例如多孔未掺杂的硅酸盐玻璃，或氧化物，例如二氧化硅。蚀刻停止层126、242可以被布置为分离层间电介质层220、228、230。金属化层222、224、226包括源极线232，源极线232连接到由字线晶体管206、208共享的源极/漏极区域214。此外，金属化层222、224、226包括连接到存储单元114且进一步通过多条金属化线连接到字线晶体管206或字线晶体管208的源/漏区216的位线，例如，金属化线106、234和多个通孔，例如通孔132、110、240。接触件236从金属化线234延伸穿过最底部的ild层238，到达源/漏区216。通孔132、110、240和触点236可以是例如金属，例如铜，金或钨。

存储单元114介于顶部金属化线134和底部金属化线106之间。上电介质层136设置在层间电介质层228、230之间的存储单元114上方。上电介质层136可以是氧化物。尽管存储单元114在图7中被示为介于上金属化层226和的下部金属化层224之间，但是应当理解，存储单元114可以介于beol金属化叠层218的任何两个金属化层之间。

类似于以上关于图4至图6的描述，存储单元114包括连接或无缝接触底部电极通孔110的底部电极112。电阻转换电介质116设置在底部电极112上方。顶部电极118设置在电阻转换电介质116上方。硬掩模绝缘体120设置在顶部电极118上，并且硬掩模绝缘体120的顶表面被蚀刻停止层126覆盖。如图4所示，侧壁间隔件122可以设置在底部电极112的顶表面上，并且沿着电阻转换电介质116和顶电极的侧壁向上延伸。或者，侧壁间隔件122也可以设置在下电介质层108或其他电介质材料的上表面上，并且沿着下电极112、电阻转换电介质116和顶电极118的侧壁向上延伸，如图5所示。蚀刻停止层126设置在下电介质层108或其他电介质材料的顶表面上，并且沿着侧壁间隔件122的侧壁向上延伸。顶部电极通孔132连接顶部金属化线134和顶部电极118。顶部电极通孔132可以具有位于凹陷的上表面上的底面。硬掩模绝缘体120可以是图2或图3所示的第一绝缘层1108自存储单元图案化工艺后的部分剩余。第一绝缘层1108设置在硬掩模叠层的底部处，接触顶部电极层1006和第一金属硬掩模层1110并且使顶部电极层1006与第一金属硬掩模层1110分隔，从而防止了顶部电极层1006或第一金属硬掩模层1110的收缩或颈缩问题(参考图2或图3)。

图8至图19示出了形成集成电路器件的方法的一些实施例的截面图。

如图8的截面图800所示，在覆盖下部互连结构140的下部电介质层108内形成底部通孔开口802。下部互连结构140包括由底部层间电介质层104横向包围的底部金属化线106。底部层间电介质层104可以是例如低k电介质，底部金属化线106可以是例如金属，例如铜。下部电介质层108形成在下部互连结构140上方，并且下部通孔开口802暴露出底部金属化线106。下部电介质层108可以包括例如一层或多层电介质(例如二氧化硅，硅碳化物和/或氮化硅)层。用于形成底部通孔开口802的工艺可以包括在下部互连结构140上方沉积下部电介质层108，然后进行光刻工艺。可以在下电介质层108上方形成光刻胶层，并且暴露下电介质层108的对应于要形成的底部通孔开口802的区域。然后，可以根据光刻胶层来施加对下电介质层108有选择性的一种或多种蚀刻剂。在施加一种或多种蚀刻剂之后，可以去除光刻胶层。然后，在下部电介质层108上方形成底部电极通孔110，并且填充了底部通孔开口802。底部电极通孔110可以例如由一层或多层导电材料(例如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨等)形成。例如，底部电极通孔110可以是通过原子层沉积(ald)工艺，然后进行平坦化工艺形成的氮化钛层。

如图9的截面图900所示，通过一系列汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)，将存储单元的存储单元叠层204沉积在下电介质层108上。在一些实施例中，在底部电极通孔110和下部电介质层108上方形成底部电极层1002。底部电极层1002可以包括金属氮化物(例如，氮化钛(tin)、氮化钽(tan)等)和/或金属(例如，钛(ti)，钽(ta)等)。在一些实施例中，底部电极层1002可以是与底部电极通孔相同的材料，并且甚至可以与底部电极通孔110一起在一个沉积工艺中形成。随后可以执行平坦化工艺以形成底部电极层1002的顶表面。然后在底部电极层1002上方形成电阻转换电介质层1004。在一些实施例中，电阻转换电介质层1004可以包括具有钉扎磁性层和自由磁性层的磁性隧道结(mtj)结构。磁性层，其中，钉扎磁性层和自由磁性层被电介质阻挡层垂直分隔。在其他实施例中，电阻转换电介质层1004可以包括rram电介质数据存储层。在一些实施例中，电阻转换电介质层1004可以包括金属氧化物复合物，例如氧化铪铝(hfalox)，氧化锆(zrox)，氧化铝(alox)，氧化镍(niox)，氧化钽(taox)或氧化钛(tiox)。在电阻转换电介质层1004上方形成顶电极层1006。顶电极层1006可以包括一个或多个导电层。在一些实施例中，顶部电极层1006可以包括氮化钛(tin)或氮化钽(tan)，金属(例如，钛(ti)或钽(ta)铜)等。在一些实施例中，顶部电极层1006可以由钨制成或至少在顶部包括钨，以提供良好的着陆接触。在一些实施例中，顶部电极层1006可以具有在大约20nm至大约70nm的范围内的厚度。

如图10的截面图1000和图11的截面图1100所示，硬掩模叠层202形成在存储单元叠层204上方。硬掩模叠层202可以包括形成在底部且接触顶部电极层1006的第一绝缘层1108和形成在第一绝缘层1108上的第一金属硬掩模层1110。第一金属硬掩模层1110可以包括与顶部电极层1006(例如，钨)不同的第二种金属材料(例如，钽)或由第二种金属材料制成。第一绝缘层1108设置在硬掩模叠层的底部处，接触顶部电极层1006并且使顶部电极层1006与第一金属硬掩模层1110分离，从而防止了第一金属硬掩模层1110(或顶部电极层1006)的收缩或颈缩问题。在一些其他实施例中，硬掩模叠层202可以包括多于一组的金属硬掩模层和绝缘层，其中，金属硬掩模层和绝缘层彼此堆叠。金属硬掩模层和绝缘层的附加组为存储器单元图案化提供更大的掩模厚度。例如，可以在第一金属硬掩模层1110上形成第二绝缘层1112，并且可以在第二绝缘层1112上形成第二金属硬掩模层1114。第二绝缘层1112将第一金属硬掩模层1110与第二金属硬掩模层1114分开，从而防止第一金属硬掩模层1110或第二金属硬掩模层1114的收缩或缩颈问题。第二金属硬掩模层1114可以包括与第一金属硬掩模层1110或顶部电极层1006(例如，氮化钽)不同的第三种金属材料。第二绝缘层1112可以包括与第一绝缘层1108的绝缘材料(例如，二氧化硅)相同或不同的电介质材料。第一绝缘层1108和第二绝缘层1110可以通过诸如化学汽相沉积(cvd)，物理汽相沉积(pvd)或其他施加工艺的沉积技术形成。在一些实施例中，第一绝缘层1108和/或第二绝缘层1112可以分别具有在大约3nm至大约10nm的范围内的厚度。第一绝缘层1108和/或第二绝缘层1112可以分别包括二氧化硅、氮化硅、碳化硅或其组合或由它们制成。其他电介质材料在本公开的范围内以制成第一绝缘层1108和/或第二绝缘层1112。

如图11的截面图1100所示，可以在金属硬掩模层和绝缘层的组上形成第一电介质硬掩模层1116。在一些其他实施例中，硬掩模叠层202可以包括多于一个的电介质硬掩模层，一层电介质硬掩模层堆叠在另一电介质硬掩模层上，以为存储单元图案化提供更大的掩模厚度。电介质硬掩模层可以被非晶碳膜和/或类金刚石碳膜隔开。例如，可以在第一电介质硬掩模层1116上形成非晶碳膜1118，并且可以在非晶碳膜1118上形成第二电介质硬掩模层1120。第一电介质硬掩模层1116和第二电介质硬膜掩模层1120可以包括相同或不同的电介质材料，例如氮氧化硅(sion)或碳化硅。

仍然如图11的截面图1100所示，在硬掩模叠层202上方形成图案化层1202。图案化层1202可以包括底部抗反射涂层(barc)层1204和光刻胶层1206，其中，在barc层1204上方旋涂光刻胶层1206并且例如使用双重图案化技术将光刻胶层1206图案化。

如图12的截面图1200所示，作为示例，第二电介质硬掩模层1120和非晶碳膜1118可以根据图案化层1202通过第一系列蚀刻来图案化。对于新兴的节点制造工艺，光刻胶层1206的厚度是相当有限的，并且只能以有限的厚度来图案化下面的层。图案化的非晶碳膜1118用作转印的掩模层以图案化第一电介质硬掩模层1116。非晶碳膜1118的厚度可以比光刻胶层1206的厚度厚约1.2至2.5倍。第一电介质硬掩模层1116的厚度可以比第二电介质硬掩模层1120的厚度厚2至4倍。可以在对所述非晶碳膜1118进行图案化之后去除所述图案化的第二电介质电介质硬掩模层1120。可以在对第一电介质硬掩模层1116进行图案化之后去除图案化的非晶碳膜1118。

如图13的横截面图1300所示，作为示例，根据图案化的第一电介质硬掩模层1116，通过第二系列蚀刻对金属硬掩模层和绝缘层(例如，1114、1112、1110、1108)的组进行图案化。可以根据金属硬掩模层(例如1114、1110)对第一绝缘层1108进行图案化，以形成硬掩模绝缘体120。可以在图案化工艺中部分地消耗第一电介质硬掩模层1116。在一些实施例中，图案化工艺可以包括干蚀刻工艺，该干蚀刻工艺可以具有包括cf4，ch2f2，cl2，bcl3和/或其他化学物质的蚀刻剂化学物质。第二金属硬掩模层1114可以包括氮化钽，并且可以通过包含sf6，cf4，ch2f2，chf3，cl2，bcl3和/或其他化学物质的蚀刻剂来图案化。第一金属硬掩模层1110可以包括钽，并且可以通过包含sf6，cf4，ch2f2，chf3，cl2，bcl3和/或其他化学物质的蚀刻剂来图案化。

如图14的横截面图1400所示，根据图案化的硬掩模叠层202对顶部电极层1006进行图案化，以形成顶部电极118。硬掩模叠层202包括图案化的第一金属硬膜掩模层1110和硬掩模绝缘体120，并且还可以包括掩模层在第一金属硬掩模层1110上方的剩余部分。顶部电极层1006可以包括钨，并且可以通过包含sf6，cf4，chf3和/或其他化学物质的蚀刻剂来图案化。

如图15的截面图1500所示，根据硬掩模叠层202和顶部电极118，对电阻转换电介质层1004(图14所示)进行图案化以形成电阻转换电介质116。在图案化工艺中，可以部分地去除或减少硬掩模叠层202。底部电极层1002可以暴露。在一些实施例中，电阻开关电介质116和顶部电极118的侧壁可以倾斜和对准(例如，共面)。在一些实施例中，图案化工艺可以包括干蚀刻或离子束蚀刻或组合工艺，它们可以具有包括cf4，ch2f2，cl2，bcl3，co/nh3，ch3oh，ch4，h2，ar，kr，xe和/或其他化学物质。

如图16的截面图1600所示，可以沿着电阻转换电介质116，顶部电极118和硬掩模绝缘体120的侧壁表面形成侧壁间隔件122。在一些实施例中，可以通过沿着底部电极层1002的上表面形成电介质间隔层，沿着电阻转换电介质116，顶部电极118，硬掩模绝缘体120和硬掩模叠层202的侧壁表面延伸，并且覆盖硬掩模叠层202的顶表面来形成侧壁间隔件122。电介质间隔层可以包括氮化硅、原硅酸四乙酯(teos)、富硅氧化物(sro)或类似的复合电介质膜。在一些实施例中，可以通过汽相沉积技术(例如，物理汽相沉积，化学汽相沉积等)形成电介质间隔层。然后，执行各向异性蚀刻(例如，垂直蚀刻)以去除电介质隔离物层的横向延伸，从而形成沿着电阻转换电介质116和顶部电极118的侧壁表面的侧壁隔离物122。由于去除了电介质间隔层的横向延伸，可以暴露出底部电极层1002。可以在蚀刻工艺期间去除硬掩模叠层202以及硬掩模绝缘体120的上部。

如图17的截面图1700所示，根据侧壁间隔件122进行蚀刻以图案化底部电极层1002并且形成底部电极112。蚀刻可以包括干法蚀刻，例如具有可以包括cf4，ch2f2，cl2，bcl3和/或其他化学物质的蚀刻化学物质的等离子体蚀刻工艺。作为蚀刻工艺的结果，底部电极112可以具有与侧壁间隔件122的侧壁对准的侧壁，并且下电介质层108可以暴露。

如图18的截面图1800所示，蚀刻停止层126可以是共形地形成为衬垫工件的轮廓。蚀刻停止层126可以包括氮化硅、原硅酸四乙酯(teos)、富硅氧化物(sro)或类似的复合物电介质膜。在一些实施例中，可以通过汽相沉积技术(例如，物理汽相沉积，化学汽相沉积等)形成蚀刻停止层126。形成蚀刻停止层126以为保护存储单元免受顶部电极开口和着陆工艺的影响而做准备，如稍后所述。例如，蚀刻停止层126的厚度可以在大约20nm至大约25nm的范围内。

仍然如图18的截面图1800所示，在存储单元上方并且围绕存储单元形成上电介质层136。上电介质层136可以是例如低k电介质或极低k电介质。在一些实施例中，用于形成上电介质层136的工艺包括：沉积中间层间电介质层；以及对中间层间电介质层进行化学机械抛光(cmp)，以平坦化中间层间电介质层的顶表面。

如图19的截面图1900所示，形成穿过上部电介质层136和硬掩模绝缘体120并且到达顶部电极118的顶部电极通孔1902。然后形成导电层填充顶部电极通孔开口1902以形成顶部电极通孔132。导电层可以例如是金属，例如铜或钨。形成导电层的工艺可以包括：沉积中间导电层，中间导电层填充顶部电极开口1902且突出于(overhang)上部电介质层136以形成顶部电极通孔132并且形成顶部金属化线134。然后可以使用光刻法来对导电层进行图案化。在一些实施例中，顶部电极通孔132和顶部金属化线134可以通过单镶嵌工艺，先沟槽或先通孔双镶嵌工艺或其他适用的金属填充工艺形成。作为填充的结果，顶电极通孔132可以具有与顶电极118的凹进的上表面接触的底表面。

图20示出了形成存储器件的方法2000的流程图的一些实施例。尽管参照图8至图19描述了方法2000，但是应认识到，方法2000不限于图8至图19中公开的这种结构，而是可以独立于图8至图19所公开的结构单独存在。类似地，应理解，在图8至图19公开的结构不限于方法2000，而是可以作为独立于方法2000的结构而单独存在。而且，在下文中将方法(例如，方法2000)示为并描述为一系列步骤或事件，但是应当理解，这样的步骤或事件的示出顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些步骤或事件之外，某些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，可能不需要所有示出的步骤来实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。

在步骤2002，在衬底的下部互连结构上方形成存储单元叠层。存储单元叠层可以至少包括在衬底上方的底部电极层，电阻转换电介质层和顶部电极层。下部互连结构可以包括由底部层间电介质层横向包围的底部金属化线。形成穿过下部电介质层的底部通孔，以将底部金属化线电连接至底部电极层。底部电极通孔可以是通过原子层沉积(ald)工艺然后进行平坦化工艺形成的氮化钛层。可以通过一系列汽相沉积技术(例如，物理汽相沉积，化学汽相沉积等)将存储单元叠层沉积在下电介质层上。在一些实施例中，底部电极层可以包括金属氮化物(例如，氮化钛(tin)，氮化钽(tan)等)和/或金属(例如，钛(ti)，钽(ta)等)。在一些实施例中，电阻转换电介质层可以包括具有钉扎磁层和自由磁层的磁隧道结(mtj)结构，其中，电介质阻挡层垂直地隔开钉扎磁层和自由磁层。在其他实施例中，电阻转换电介质层可以包括rram电介质数据存储层。在一些实施例中，顶部电极层可以包括氮化钛(tin)或氮化钽(tan)，金属(例如，钛(ti)或钽(ta)铜)等。图8至图9示出了对应于步骤2002的截面图800和图900的一些实施例。

在步骤2004，在存储单元叠层上方形成硬掩模叠层。硬掩模叠层可以包括形成在底部且与顶部电极层接触的第一绝缘层和形成在第一绝缘层上的第一金属硬掩模层。第一金属硬掩模层可以由与顶部电极层(例如，钨)不同的第二种金属材料(例如，钽)制成。第一绝缘层将顶部电极层与第一金属硬掩模层分开，从而防止第一金属硬掩模层(或顶部电极层)的收缩或颈缩问题。在一些其他实施例中，硬掩模叠层可以由多于一组的彼此堆叠在一起的金属硬掩模层和绝缘层而形成。金属硬掩模层和绝缘层的附加组为存储器单元图案化提供更大的掩模厚度。可以在金属硬掩模层和绝缘层的组上形成第一电介质硬掩模层。在进一步的一些实施例中，硬掩模叠层可以进一步包括多于一个的且彼此堆叠的电介质硬掩模层，以为存储单元图案化提供更大的掩模厚度。电介质硬掩模层可以被非晶碳膜或类金刚石碳膜隔开。图10至图11示出了对应于步骤2004的截面图1000和图1100的一些实施例。

在步骤2006，对硬掩模叠层进行图案化。可以根据图案化层，通过第一系列蚀刻来图案化电介质硬掩模层。根据图案化的电介质硬掩模层，通过第二系列蚀刻对金属硬掩模层和绝缘层(例如1114、1112、1110、1108)进行图案化。可以蚀刻第一绝缘层以在顶部电极层的顶部上形成硬掩模绝缘体。图12至图13示出了对应于步骤2006的截面图1200和图1300的一些实施例。

在步骤2008，对存储器单元叠层进行图案化。在一些实施例中，根据图案化的硬掩模叠层对顶部电极层进行图案化以形成顶部电极。可以根据顶部电极来图案化电阻转换电介质层以形成电阻转换电介质。在图案化工艺期间，可以部分地去除或减少硬掩模叠层。在一些实施例中，电阻开关电介质和顶部电极的侧壁可以倾斜和对准(例如，共面)。图14至图15示出了对应于步骤2008的截面图1400和图1500的一些实施例。

在步骤2010中，在一些实施例中，在底部电极层上并且沿着电阻转换电介质层和顶部电极的侧壁形成侧壁间隔件。可以通过利用蒸汽沉积技术(例如化学汽相沉积等)沿着底部电极层的上表面，沿着电阻开关电介质、顶部电极和硬掩模的侧壁表面延伸且覆盖硬掩模的上表面来沉积电介质间隔层，以形成侧壁间隔件。然后根据侧壁间隔件和硬掩模绝缘体执行各向异性蚀刻(例如，垂直蚀刻)以图案化且形成底部电极。图16示出了对应于步骤2010的截面图1600的一些实施例。

在步骤2012中，在一些实施例中，根据侧壁间隔件将底部电极层图案化以形成底部电极。在一些实施例中，底部电极和侧壁间隔件的侧壁可以倾斜和对准(例如，共面)。图17示出了对应于步骤2012的截面图1700的一些实施例。

在步骤2014中，可以通过汽相沉积技术(例如，物理汽相沉积，化学汽相沉积等)形成蚀刻停止层，以为存储单元不受顶部电极开口和着陆工艺的影响而做准备。通过沉积中间层间电介质层并且对中间层间电介质层进行化学机械抛光(cmp)以平坦化中间层间电介质层的顶表面，在存储单元上方和周围形成电介质层。图18示出了对应于步骤2014的截面图1800的一些实施例。

在步骤2016，形成穿过电介质层、蚀刻停止层和硬掩模绝缘体并且到达顶部电极的顶部电极通孔。顶部金属化线形成在顶部电极通孔上并且可以突出于(overhang)电介质层上方。顶部电极通孔可以具有与顶部电极的凹进的上表面接触的底表面。图19示出了对应于步骤2016的截面图1900的一些实施例。

应理解，尽管在整个文档中在讨论本文所述方法的各方面时都参考示例性结构，但是那些方法将不受所呈现的相应结构的限制。而是，方法(和结构)应被认为是彼此独立的并且能够独立存在，并且可以无需考虑附图中所描绘的任何特定方面而实现。另外，本文描述的层可以以任何合适的方式形成，例如通过旋涂，溅射，生长和/或沉积技术等。

此外，基于对说明书和附图的阅读和/或理解，本领域技术人员可以想到等同的变更和/或修改。本文中的公开内容包括这样的修改和变更，并且通常不意图由此受到限制。例如，尽管本文提供的附图被图示和描述为具有特定的掺杂类型，但是应当理解，如本领域普通技术人员将理解的那样，可以利用替代的掺杂类型。

因此，从上面可以理解，在一些实施例中，本公开提供了一种制造集成电路(ic)的方法。在该方法中，在衬底上方形成存储单元叠层，存储单元叠层具有底部电极层，在底部电极层上方的电阻转换电介质层，以及在电阻转换电介质层上方的顶部电极层。在顶部电极层上方形成第一绝缘层。在第一绝缘层上方形成第一金属硬掩模层。然后，执行一系列蚀刻以图案化第一金属硬掩模层、第一绝缘层、顶部电极层和电阻转换电介质层，以形成第一金属硬掩模、硬掩模绝缘体、顶部电极和电阻开关电介质。

在一些实施例中，所述顶部电极层由钨制成，并且所述第一金属硬掩模层由氮化钽制成。

在一些实施例中，所述第一绝缘层由二氧化硅、氮化硅、碳化硅或它们的组合制成。

在一些实施例中，在执行所述一系列蚀刻之前，还包括：在所述第一金属硬掩模层上方形成第二绝缘层；以及在所述第二绝缘层上方形成第二金属硬掩模层；其中，所述第二绝缘层由二氧化硅制成，所述第二金属硬掩模层由钽制成。

在一些实施例中，在执行所述一系列蚀刻之前，还包括：在所述第二金属硬掩模层上直接形成第一电介质硬掩模层。

在一些实施例中，在执行所述一系列蚀刻之前，还包括：在所述第一电介质硬掩模层上方形成非晶碳膜，并且在所述非晶碳膜上方形成第二电介质硬掩模层。

在一些实施例中，在图案化所述顶部电极层之后，去除所述第二电介硬掩模层和所述非晶碳膜。

在一些实施例中，在对所述电阻转换电介质层进行图案化之后，去除所述第二金属硬掩模层和所述第二绝缘层。

在一些实施例中，所述第一绝缘层具有在3nm至10nm的范围内的厚度。

在一些实施例中，所述方法还包括：在所述底部电极层上方形成电介质间隔层，并且所述电介质间隔层沿着所述电阻开关电介质和所述顶部电极的边延伸，并且所述电介质间隔层进一步在所述硬掩模绝缘体上方延伸。

在一些实施例中，所述方法还包括：对所述电介质间隔层进行第一蚀刻，以沿着所述电阻转换电介质、所述顶部电极和所述硬掩模绝缘体的边形成侧壁间隔件；以及执行第二蚀刻，以根据所述硬掩模绝缘体和所述侧壁间隔件对所述底部电极层进行图案化以形成底部电极，其中，所述底部电极具有与所述侧壁间隔件的侧壁对准的侧壁。

在一些实施例中，所述方法还包括：在所述衬底上方形成蚀刻停止层，所述蚀刻停止层沿着所述底部电极、所述侧壁间隔件的边延伸，并且进一步在所述硬掩模绝缘体上延伸；在所述蚀刻停止层上方和周围形成上电介质层；以及形成延伸穿过所述上电介质层和所述硬掩模绝缘体以到达所述顶部电极的顶部电极通孔。

在一些实施例中，所述电介质间隔层直接形成在所述底部电极层上。在另一个实施例中，本公开涉及一种制造集成电路(ic)的方法。在该方法中，在衬底上方形成存储单元叠层，存储单元叠层具有底部电极层，位于底部电极层上方的电阻转换电介质层，位于电阻转换电介质层上方的顶部电极层的。在存储单元叠层上方形成硬掩模叠层。硬掩模叠层包括在底部与顶部电极层接触的第一绝缘层和由不同于顶部电极层的金属材料制成的第一金属硬掩模层。进行一系列蚀刻以图案化硬掩模叠层、顶部电极层、电阻转换电介质层和底部电极层，以形成硬掩模绝缘体、顶部电极、电阻转换电介质和底部电极。

在一些实施例中，所述方法还包括：在所述衬底上方形成侧壁间隔件，所述侧壁间隔件沿着所述底部电极、所述电阻转换电介质、所述顶部电极和所述硬掩模绝缘体的侧壁向上延伸；以及在所述侧壁间隔件上和所述硬掩模绝缘体的上表面上直接形成蚀刻阻挡层并且所述蚀刻阻挡层共形地衬垫所述侧壁间隔件和所述硬掩模绝缘体。

在一些实施例中，所述方法还包括通过以下步骤形成所述顶部电极通孔：在所述蚀刻停止层上方并且围绕所述蚀刻停止层形成上电介质层；蚀刻穿过所述上电介质层和所述硬掩模绝缘体以形成通孔开口；以及用金属材料填充所述顶部电极通孔，以形成具有接触所述硬掩模绝缘体和所述蚀刻停止层的侧壁的所述顶部电极通孔。

在又一个实施例中，本公开涉及一种存储设备。该存储器件包括设置在衬底上方的底部电极和设置在底部电极上方并且具有可变电阻的电阻转换电介质。顶部电极设置在电阻开关电介质上方。硬掩模绝缘体直接设置在顶部电极上。顶部电极通孔设置为穿过硬掩模绝缘体且到达顶部电极上。硬掩模绝缘体直接接触顶部电极并且包括绝缘材料。

在一些实施例中，所述顶部电极由钨制成，并且所述硬掩模绝缘体包括厚度在3nm至10nm范围内的二氧化硅。

在一些实施例中，所述存储单元还包括：侧壁间隔件，设置在所述底部电极的上表面，并且沿着所述电阻转换介质和所述顶部电极的侧壁向上延伸：以及蚀刻停止层，直接且共形地衬垫在所述侧壁间隔件和所述硬掩模绝缘体上；其中，所述侧壁间隔件和所述蚀刻停止层由氮化硅或碳化硅制成。

在一些实施例中，所述存储单元还包括：底部金属化线，被底部层间电介质层围绕并且通过底部电极通孔连接到所述底部电极；顶部金属化线，被顶部层间电介质层包围并且通过所述顶部电极通孔连接到所述顶部电极。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。