半导体晶体管器件及其形成方法与流程

本申请的实施例涉及半导体晶体管器件及其形成方法。

背景技术：

半导体集成电路(ic)行业经历了指数式增长。ic材料和设计的技术进步已生产了多代ic，其中每一代都比前一代具有更小且更复杂的电路。在ic发展的过程中，功能密度(即，每个芯片区互连器件的数量)已普遍增加，而几何尺寸(即，可使用制造工艺制造的最小部件(或线路))则已减小。这种按比例缩小工艺一般通过提高生产效率和降低相关成本带来益处。这种按比例缩小也增加了处理和制造ic的复杂度。

技术实现要素：

本申请的一些实施例提供了一种半导体晶体管器件，包括：沟道结构；栅极结构，包裹所述沟道结构；第一源极/漏极外延结构和第二源极/漏极外延结构，布置在所述沟道结构的相对端部上；栅极接触件，布置在所述栅极结构上；以及背侧源极/漏极接触件，布置在所述第一源极/漏极外延结构下方；其中，所述第一源极/漏极外延结构具有与所述背侧源极/漏极接触件接触的凹底面。

本申请的另一些实施例提供了一种半导体晶体管器件，包括：沟道结构；栅极结构，包裹所述沟道结构；第一源极/漏极外延结构和第二源极/漏极外延结构，布置在所述沟道结构的相对端部上；栅极接触件，布置在所述栅极结构上；以及背侧源极/漏极接触件，布置在所述第一源极/漏极外延结构下方并与所述第一源极/漏极外延结构接触；以及背侧介电帽，布置在所述第二源极/漏极外延结构和所述栅极结构下方并与所述第二源极/漏极外延结构和所述栅极结构接触。

本申请的又一些实施例提供了一种形成半导体晶体管器件的方法，所述方法包括：通过交替地堆叠第一半导体层和第二半导体层在衬底上方形成鳍结构；在所述鳍结构上方形成伪栅极结构；去除未被所述伪栅极结构覆盖的所述鳍结构的一部分；在所述第一半导体层的剩余部分的相对侧上形成内部间隔件；在所述鳍结构的相对端部上形成第一源极/漏极外延结构和第二源极/漏极外延结构；用金属栅极结构替换所述伪栅极结构和所述第一半导体层；去除所述衬底并形成背侧覆盖沟槽以暴露出所述金属栅结构的底面和所述第二源极/漏极外延结构的底面，其中所述第二源极/漏极外延结构的所述底面凹进；在所述背侧覆盖沟槽中形成背侧介电帽；以及在所述第一源极/漏极外延结构下方形成与所述第一源极/漏极外延结构接触的背侧源极/漏极接触件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有背侧电源轨的半导体晶体管器件的一些实施例的截面图。

图2示出了具有背侧电源轨的半导体晶体管器件的一些附加实施例的截面图。

图3示出了具有背侧电源轨的半导体晶体管器件的一些附加实施例的截面图。

图4示出了具有背侧电源轨的半导体晶体管器件的一些附加实施例的截面图。

图5示出了具有背侧电源轨的半导体晶体管器件的一些实施例的立体图。

图6a是沿着图5的线a-a’截取的半导体晶体管器件的一些实施例的截面图。

图6b是沿着图5的线b-b’截取的半导体晶体管器件的一些实施例的截面图。

图6c是沿着图5的线c-c’截取的半导体晶体管器件的一些实施例的截面图。

图7至图27b示出了在各个阶段形成具有背侧电源轨的半导体晶体管器件的方法的一些实施例的各个视图。

图28示出了对应于图7至图27b的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

如本文所用，“大约”、“约”、“近似”或“基本上”通常应指给定值或给定范围的20％以内或10％以内或5％以内。本文中给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“大约”、“约”、“近似”或“基本上”。

可以通过任何合适的方法来图案化全环栅(gaa)晶体管结构。例如，可以使用一种或多种光刻工艺来图案化这些结构，该一种或多种光刻工艺包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺将光刻工艺与自对准工艺相结合，以使得能够形成具有例如比原本使用单个直接光刻工艺可获得的间距小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余间隔件来图案化gaa晶体管结构。在形成gaa晶体管结构之后，可以在其上方形成互连结构，该互连结构包括布置在层间介电(ild)层内的电源轨和信号线。

当半导体工艺继续收缩(例如，超过3nm)时，当前的电源轨设计将在后道工序(beol)中遭受复杂的金属层布线。由于复杂的金属层布线，需要更多的掩模，并且当金属线变细时，电压降(也称为ir降)会受到影响。

鉴于上述内容，本发明涉及一种具有背侧电源轨的半导体晶体管器件及其制造方法。通过将电源轨从半导体晶体管器件的前侧移动到背侧，金属层布线在beol中变得轻松。因此，所需的掩模较少，ir降得到改善，并且电源轨面积和有源区两者都可以扩大。

更具体地，本发明的一些实施例涉及gaa器件。该gaa器件包括：沟道结构；栅极结构，该栅极结构包裹沟道结构；第一源极/漏极外延结构和第二源极/漏极外延结构，该第一源极/漏极外延结构和第二源极/漏极外延结构布置在沟道结构的相对端部上；以及栅极接触件，该栅极接触件布置在栅极结构上。该gaa器件还包括：背侧源极/漏极接触件，该背侧源极/漏极接触件落在第一源极/漏极外延结构的凹进底面上；以及背侧电源轨，该背侧电源轨布置在背侧源极/漏极接触件下方并与其连接。背侧源极/漏极接触件和背侧电源轨可以包含例如金属材料。在一些实施例中，第一源极/漏极外延结构的底面可以凹进到比栅极结构或沟道结构的底面垂直更深的位置。因此，单元电容可以减小。

在一些实施例中，在形成第一源极/漏极外延结构之前，通过形成牺牲背侧接触件来自对准地形成背侧源极/漏极接触件。稍后，选择性地去除伪背侧接触件，并替换成背侧源极/漏极接触件，从而消除接触件着陆的覆盖偏移。

在一些附加实施例中，gaa器件还包括布置在栅极结构和第二源极/漏极外延结构下方的背侧介电帽。背侧介电帽可以包含氧化物、氮化物、碳氮化物或低κ介电材料。背侧介电帽替换了原始半导体主体材料，并因此减小了单元电容，从而消除了电流泄漏问题，诸如栅极结构与背侧源极/漏极接触件之间的泄漏。

此外，第二源极/漏极外延结构可以具有凹进底面。第二源极/漏极外延结构的底面可以凹进到与栅极结构的底面垂直对准或者甚至更深的位置。因此，单元电容可以进一步减小。

本文提出的gaa器件包括p型gaa器件或n型gaa器件。此外，gaa器件可以具有与单个连续栅极结构或多个栅极结构相关联的一个或多个沟道区(例如，半导体纳米线、纳米点等)。本领域普通技术人员可以认识到可以从本发明的各方面获益的半导体晶体管器件的其他示例。gaa器件可以是集成电路(ic)的一部分，可以包括静态随机存取存储器(sram)、逻辑电路、无源部件诸如电阻器、电容器和电感器)和/或有源部件诸如p型场效应晶体管(pfet)、n型fet(nfet)、多栅极fet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储器单元及其组合。

图1示出了根据一些实施例的半导体晶体管器件100的截面图。半导体晶体管器件100包括沟道结构102和包裹沟道结构102的栅极结构104。沟道结构102可以包括半导体层的堆叠件，这些半导体层由栅极结构104的金属部件的堆叠件分离并围绕。第一源极/漏极外延结构106和第二源极/漏极外延结构108布置在沟道结构102的相对端部上。内部间隔件128布置在栅极结构104的金属部件的相对端部上，以将栅极结构104与第一源极/漏极外延结构106和第二源极/漏极外延结构108隔离。在一些实施例中，栅极间隔件134沿着栅极结构104的上部的相对侧壁布置。内部间隔件128的外表面可以与沟道结构102和/或栅极间隔件134的外表面基本上共面。在一些实施例中，上隔离结构220布置在栅极间隔件134之间的沟槽中。上隔离结构220在栅极结构104之间提供电绝缘。作为示例，沟道结构102可以是未掺杂p型杂质和n型杂质的纯硅层。沟道结构102的厚度范围可以在约3nm与约15nm之间的范围内。作为示例，栅极结构104可以包含诸如高κ材料(κ大于7)的栅极介电材料、功函数金属材料以及诸如钨或铝的填充金属材料。栅极结构104的厚度可以在约2nm与约10nm之间的范围内。在一些实施例中，第一源极/漏极外延结构106和第二源极/漏极外延结构108包含半导体材料诸如硅、锗或硅锗。第一源极/漏极外延结构106和第二源极/漏极外延结构108可以是六边形形状或菱形形状。在一些实施例中，第一源极/漏极外延结构106和第二源极/漏极外延结构108具有不同的导电类型。例如，第一源极/漏极外延结构106可以是n型外延结构，并且第二源极/漏极外延结构108可以是p型外延结构，反之亦然。第一源极/漏极外延结构106和第二源极/漏极外延结构108可以分别是半导体晶体管器件100的源极和漏极。

在半导体晶体管器件100的前侧，前侧互连结构114可以布置在栅极结构104以及第一源极/漏极外延结构106和第二源极/漏极外延结构108上方。前侧互连结构114可以包括多个前侧金属层116，该多个前侧金属层布置在前侧层间介电层112内并由其围绕。前侧金属层116包括垂直互连件诸如通孔或接触件，以及水平互连件诸如金属线。前侧互连结构114电连接半导体晶体管器件的各种特征或结构。例如，栅极接触件110可以布置在栅极结构104上，并通过前侧金属层116连接到外部电路。

在一些实施例中，在半导体晶体管器件100的背侧，背侧源极/漏极接触件120布置在第一源极/漏极外延结构106之下并将第一源极/漏极外延结构106连接到布置在背侧源极/漏极接触件120下方的背侧电源轨122。在一些实施例中，介电侧壁间隔件118沿着背侧源极/漏极接触件120的侧壁布置，并将背侧源极/漏极接触件120与背侧介电帽126分离。背侧源极/漏极接触件120和背侧电源轨122可以包含例如金属材料。例如，背侧源极/漏极接触件120可以包含金属，诸如钨(w)、钴(co)、钌(ru)、铝(al)、铜(cu)或其他合适的材料。因此，第一源极/漏极外延结构106可以通过背侧源极/漏极接触件120从半导体晶体管器件100的背侧连接到外部电路。从而，提供了更大的金属布线灵活性，并且可以减小单元电容。

此外，背侧源极/漏极接触件120可以落在第一源极/漏极外延结构106的凹进底面106b上。在一些实施例中，第一源极/漏极外延结构106的底面106b可以凹进为凸形，其到达比栅极结构104的底面104b垂直更深的位置。

同样在一些实施例中，在半导体晶体管器件100的背侧，背侧介电帽126布置在栅极结构104下方。背侧介电帽126也可以在第二源极/漏极外延结构108下方延伸。背侧介电帽126替换了原始半导体主体材料，有助于使栅极结构104和背侧源极/漏极接触件120分离和绝缘，从而减小了单元电容并消除了电流泄漏问题，诸如栅极结构104和背侧源极/漏极接触件120之间的泄漏。背侧介电帽126可以包含氧化物、氮化物、碳氮化物或低κ介电材料。

图2示出了根据一些实施例的具有背侧电源轨的半导体晶体管器件200的截面图。除了参考图1所公开的特征之外，在一些其他实施例中，第一源极/漏极外延结构106的底面106b可以更深地凹进到垂直超过沟道结构102的底面102b的位置。与图1的半导体晶体管器件100相比，单元电容进一步减小，其中第一源极/漏极外延结构106的底面106b在沟道结构102的最底部以下。

图3示出了根据一些实施例的具有背侧电源轨的半导体晶体管器件300的截面图。除了参考图1和图2所公开的特征之外，在一些其他实施例中，第二源极/漏极外延结构108的底面108b可以向后凹进到与栅极结构104的底面104b齐平的位置并且具有如图1和图2所示的凹形。与图1和图2的半导体晶体管器件100、200相比，可以进一步减小单元电容。

图4示出了根据一些实施例的具有背侧电源轨的半导体晶体管器件400的截面图。除了上面公开的特征之外，在一些其他实施例中，第二源极/漏极外延结构108的底面108b可以凹进到比栅极结构104的底面104b垂直更深的位置，并且与图1和图2的半导体晶体管器件100、200、300相比，可以进一步减小单元电容。

图5示出了根据一些实施例的图4的半导体晶体管器件400的立体图。图4可以被认为是沿着图5的x方向截取的截面图。图6a至图6c可以被认为是分别在图5的栅极区、第一源极/漏极区和第二源极/漏极区中沿着y方向截取的截面图。可选地，图4至图6c以及下文中的其他图也可以单独示出不同的实施例，并且与一个图相关联的讨论特征可以在适用时并入另一图中。

如图5至图6c所示，在一些实施例中，下隔离结构160、中间隔离结构132和硬掩模136可以共同用作将两个半导体晶体管器件400a、400b沿着y方向分离的绝缘结构。如图6a所示，在一些实施例中，栅级结构104包括栅极介电层232和栅电极230。栅电极230包括一个或多个功函数金属层和填充金属。可以共形地形成加衬栅电极230的外表面的栅极介电层232。栅极介电层232可以与下隔离结构160和沟道结构102接触。在一些实施例中，栅极介电层232包含高κ材料(κ大于7)、诸如氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、铝氧化铪(hfalo2)、硅氧化铪(hfsio2)、氧化铝(al2o3)或其他合适的材料。

如图5和图6c所示，第一源极/漏极外延结构106可以具有凹进的底面(例如，凸)和电耦合到凹进底面的背侧源极/漏极接触件120。如图5、图6a和图6b所示，第二源极/漏极外延结构108可以具有凹进的底面(例如，凸)和布置在第二源极/漏极外延结构108和栅极结构104正下方的背侧介电帽126。背侧介电帽126可以由下隔离结构160围绕。在一些实施例中，可以形成围绕第一源极/漏极外延结构106和第二源极/漏极外延结构108的下部的气隙192。

图7至图27b示出了根据本发明的一些实施例的用于在各个阶段制造半导体晶体管器件的方法。在一些实施例中，图7至图27b中所示的半导体晶体管器件可以是在集成电路(ic)或其一部分的处理期间制造的中间器件，这些中间器件可以包括静态随机存取存储器(sram)、逻辑电路、无源部件诸如电阻器、电容器和电感器和/或有源部件诸如p型场效应晶体管(pfet)、n型fet(nfet)、多栅极fet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储器单元及其组合。

如图7的立体图所示，在一些实施例中，在衬底140上形成堆叠结构150。在一些实施例中，衬底140可以是晶圆的一部分，并且可以包含硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)或其他合适的半导体材料。在一些实施例中，衬底140是绝缘体上半导体(soi)结构，其包括块状衬底142、块状衬底142上的绝缘体衬底层144和绝缘体衬底层144上的半导体衬底层146。在各个实施例中，衬底140可以包含多种衬底结构和材料中的任一种。

堆叠结构150包括交替堆叠的第一半导体层152和第二半导体层154。第一半导体层152将用作半导体晶体管器件的沟道区，并且第二半导体层154是牺牲层，其随后将被去除并替换成栅极材料。第一半导体层152和第二半导体层154由具有不同晶格常数的材料制成，并且可以包括一个或多个si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp层。在一些实施例中，第一半导体层152和第二半导体层154由si、si化合物、sige、ge或ge化合物制成。可以通过外延在衬底140上形成堆叠结构150，从而使堆叠结构150形成晶体层。尽管图7示出了第一半导体层152的四个层和第二半导体层154的三个层，但层数不限于此，并且每层的层数可以小至1。在一些实施例中，形成第一半导体层和第二半导体层中的每一者的2-10个层。通过调整堆叠层的数量，可以调整半导体晶体管器件的驱动电流。

在一些实施例中，第一半导体层152可以是不含锗的纯硅层。第一半导体层152也可以是例如锗原子百分比低于约1％的基本上纯硅层。此外，第一半导体层152可以是本征的，其未掺杂p型杂质和n型杂质。在一些实施例中，第一半导体层152的厚度在约3nm与约15nm之间的范围内。

在一些实施例中，第二半导体层154可以是锗原子百分比大于零的sige层。在一些实施例中，第二半导体层154的锗百分比在约10％与约50％之间的范围内。在一些实施例中，第二半导体层154的厚度在约2nm与约10nm之间的范围内。

如图8的立体图所示，在一些实施例中，堆叠结构150(参见图7)经图案化处理以形成在x方向上延伸的鳍结构156和沟槽158。在一些实施例中，通过使用图案化掩模层157作为蚀刻掩模进行蚀刻工艺来图案化堆叠结构150，从而去除堆叠结构150的未被掩模层157覆盖的部分。在该工艺中，半导体衬底层146也可以被部分去除或完全去除。掩模层157可以包括第一掩模层和第二掩模层。第一掩模层可以是由氧化硅制成的焊盘氧化物层，其可以通过热氧化来形成。第二掩模层可以由氮化硅(sin)制成，其通过化学气相沉积(cvd)来形成，该cvd包括低压cvd(lpcvd)和等离子体增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他合适的工艺。可以使用变化的多种图案化技术来图案化掩模层157。图8示出了在y方向上布置并且彼此平行的两个鳍结构156，但鳍结构的数量不限于此，并且可小至一个和三个或更多。在一些实施例中，在鳍结构156的两侧上形成一个或多个伪鳍结构以在图案化操作中提高图案保真度。

如图9的立体图所示，在一些实施例中，在沟槽158的下部中在绝缘体衬底层144上方形成下隔离结构160，这也称为浅槽隔离(sti)结构。鳍结构156的上部从下隔离结构160暴露。可以通过在绝缘体衬底层144上方形成绝缘材料然后进行平坦化操作来形成下隔离结构160。然后，使绝缘材料凹进以形成下隔离结构160，从而使鳍结构156的上部暴露。绝缘材料可以包括介电材料诸如氮化物(例如，氮化硅、氮氧化硅、硅氧碳氮化物、硅碳氮化物)、碳化物(例如，碳化硅、硅氧碳化物)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、介电常数小于7的低κ介电常数材料(例如，碳掺杂氧化物、sicoh)等。在一些实施例中，通过各种步骤形成下隔离结构160，这些步骤包括热氧化或沉积工艺(例如，物理气相沉积(pvd)、化学气相沉积(cvd)、pecvd、原子层沉积(ald)、溅射等)和去除工艺(例如，湿蚀刻、干蚀刻、化学机械平坦化(cmp)等)。

如图10的立体图所示，在一些实施例中，在鳍结构156的外表面上方形成包覆半导体层161。在一些实施例中，包覆半导体层161包含诸如锗、硅锗等的半导体材料。在一些实施例中，包覆半导体层161包含与第二半导体层154相同的材料。此外，在一些实施例中，可以通过外延生长工艺或沉积工艺(例如，pvd、cvd、pe-cvd、ald、溅射等)形成包覆半导体层161。

如图11的立体图所示，在一些实施例中，在鳍结构156之间在下隔离结构160上方形成中间隔离结构132。可以沿着包覆半导体层161和下隔离结构160的侧壁在中间隔离结构132和下隔离结构160之间形成介电衬垫130。然后，可以在中间隔离结构132和介电衬垫130的顶部上形成硬掩模136。中间隔离结构132和介电衬垫130在鳍结构156之间提供电绝缘，并且硬掩模136防止在未来的图案化步骤期间损失中间隔离结构132。

在一些实施例中，通过沉积工艺(例如，pvd、cvd、pe-cvd、ald、溅射等)和去除工艺(例如，蚀刻、化学机械平坦化(cmp)等)形成介电衬垫130、中间隔离结构132和硬掩模136。中间隔离结构132的顶面可以在鳍结构156的顶面下方。在图11中未示出的一些实施例中，硬掩模136的平坦化工艺还可以从鳍结构156上方去除包覆半导体层161。硬掩模136的顶面可以与鳍结构156的顶面共面。在一些实施例中，介电衬垫130和中间隔离结构132以及下隔离结构160可以各自包含其中介电常数小于7的低κ介电材料，诸如氮氧化硅、碳硅氮化物、硅氧碳化物、硅氧碳氮化物、氮化硅或其他适合的低k介电材料。介电衬垫130可包含与中间隔离结构132不同的材料以用于进行选择性去除工艺。硬掩模136可包含其中介电常数大于7的高κ介电材料，诸如氧化铪、氧化锆、铝氧化铪、硅氧化铪、氧化铝或一些其他合适的高κ介电材料。

如图12的立体图所示，在一些实施例中，从鳍结构156的顶部选择性地去除硬掩模136。第一半导体层152和包覆半导体层161的顶面可以从去除工艺中暴露。在一些实施例中，通过例如干蚀刻工艺和/或湿蚀刻工艺来选择性地蚀刻硬掩模136。

如图13的立体图所示，在一些实施例中，沿着y方向在鳍结构156上方形成在x方向上彼此间隔开的伪栅极结构170。在一些实施例中，伪栅极结构170可以包括牺牲栅极介电层162、牺牲栅电极层164、焊盘层166和掩模层168，它们以所述顺序一个堆叠在另一个上方。尽管在图13中示出了两个伪栅极结构170，但伪栅极结构170的数量不限于此，并且可以大于或少于两个。在一些实施例中，牺牲栅极介电层162可以包含例如介电材料诸如氮化物(例如，氮化硅、氧氮化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)或其他合适的材料。牺牲栅电极层164可以包含例如多晶硅。焊盘层166和掩模层168可以包含热氧化物、氮化物和/或其他硬掩模材料，并通过光刻工艺来形成。

随后，沿着伪栅极结构170的相对侧壁形成栅极间隔件134。例如，通过使用等离子体增强化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、次大气化学气相沉积(sacvd)等，使用于侧壁间隔件的绝缘材料的毯覆层共形地形成为覆盖伪栅极结构170。毯覆层以共形方式沉积，从而使其形成为在垂直表面上，诸如在伪栅极结构170的侧壁、水平表面和顶部上具有基本上相等的厚度。在一些实施例中，毯覆层的绝缘材料可以包括基于氮化硅的材料。然后，使用各向异性工艺来蚀刻毯覆层以在伪栅极结构170的相对侧壁上形成栅极间隔件134。

如图14a的立体图、图14b的x方向截面图、图14c的在栅极区中的y方向截面图以及图14d的在源极区或漏极区中的y方向截面图所示，在一些实施例中，根据伪栅极结构170执行去除工艺以从第一源极/漏极区176和第二源极/漏极区178去除鳍结构156。因此，第一半导体层152和第二半导体层154沿着x方向缩短，并且可以与栅极间隔件134垂直对准。作为示例，通过使用应变源极/漏极(ssd)蚀刻工艺来去除鳍结构156的暴露部分。可以以多种方式执行ssd蚀刻工艺。在一些实施例中，可以通过利用等离子体源和反应气体进行干化学蚀刻来执行ssd蚀刻工艺。等离子体源可以是电感耦合等离子体(icr)蚀刻、变压器耦合等离子体(tcp)蚀刻、电子回旋共振(ecr)蚀刻、反应离子蚀刻(rie)等，并且反应气体可以是氟基气体、氯化物(cl2)、溴化氢(hbr)、氧气(o2)等或其组合。在一些其他实施例中，可以通过湿化学蚀刻来执行ssd蚀刻工艺，诸如过氧化铵混合物(apm)、氢氧化铵(nh4oh)、氢氧化四甲基铵(tmah)、其组合等。在又一些实施例中，可以通过干化学蚀刻和湿化学蚀刻的组合来执行ssd蚀刻步骤。此外，在一些实施例中，去除工艺还可以在去除最底部的第一半导体层152之后去除半导体衬底层146的在伪栅极结构170之间的上部。半导体衬底层146或最底部的第一半导体层152可以在第一源极/漏极区176和第二源极/漏极区178中沿着x方向具有凹顶面。该顶面可以在下隔离结构160之间凹进。

另外，去除工艺还可以包括各向同性蚀刻剂，以进一步去除第二金属层154的在栅极间隔件134和/或伪栅极结构170下方的端部。因此，在去除工艺之后，第一半导体层152在x方向上比第二半导体层154更宽。在去除工艺之后，第一半导体层152可以形成为晶体管器件的沟道结构。应当理解，沟道结构可以表现出堆叠矩形形状，如图14b和其他图的截面图所示，而在其他实施例中，沟道结构可以表现出其他形状，诸如圆形、八边形、椭圆形、菱形等。

如图15a的立体图和图15b的x方向截面图所示，在一些实施例中，在第二半导体层154的端部上形成在x方向上具有最外侧壁的内部间隔件128。内部间隔件128的最外侧壁可以与第一半导体层152和/或栅极间隔件134的外表面基本上共面。在一些实施例中，通过沉积工艺(例如，cvd、pvd、pe-cvd、ald、溅射等)形成内部间隔件128，然后可以进行选择性去除工艺(例如，蚀刻)。例如，在一些实施例中，可以首先沿着侧壁并在伪栅极结构170上方形成连续层。然后，可以进行垂直蚀刻工艺以去除连续层的未被栅极间隔件134垂直覆盖的部分，以形成内部间隔件128。此外，在一些实施例中，内部间隔件128包含低k介电材料(即，介电常数小于7)，诸如氮氧化硅、氮碳化硅、碳氧化硅、氮碳氧化硅、氮化硅或其他合适的材料。

如图16a的立体图、图16b的x方向截面图和图16c的在第一源极/漏极区中的y方向截面图所示，在一些实施例中，在第一源极/漏极区176下方形成第一牺牲源极/漏极接触件180，其中硬掩模层182覆盖第二源极/漏极区178。在一些实施例中，首先通过蚀刻第一半导体层152和/或半导体衬底层146的在第一源极/漏极区176正下方的一部分来形成沟槽。然后，在沟槽中填充牺牲材料以形成第一牺牲源极/漏极接触件180。在一些实施例中，第一牺牲源极/漏极接触件180可以包含锗原子百分比大于零的sige材料。在一些实施例中，第一牺牲源极/漏极接触件180的锗百分比在约10％与约50％之间的范围内。在一些实施例中，第一牺牲源极/漏极接触件180包含与第二半导体层154相同的材料。此外，在一些实施例中，可以通过外延生长工艺或沉积工艺(例如，pvd、cvd、pe-cvd、ald、溅射等)形成第一牺牲源极/漏极接触件180。通过形成沟槽和其中的第一牺牲源极/漏极接触件180，可以稍后通过替换第一牺牲源极/漏极接触件180来自对准地形成源极/漏极接触件，从而消除接触件着陆的覆盖偏移。

如图17a的立体图、图17b的x方向截面图、图17c的在第一源极/漏极区中的y方向截面图和图17d的在第二源极/漏极区中的y方向截面图所示，在一些实施例中，在伪栅极结构170的相对侧上形成第一源极/漏极外延结构106和第二源极/漏极外延结构108(参见图17b)。在一些实施例中，第一源极/漏极外延结构106和第二源极/漏极外延结构108可以直接接触第一半导体层152的端部。可以在第一牺牲源极/漏极接触件180上形成第一源极/漏极外延结构106(参见图17c)。可以在最底部的第一半导体层152或半导体衬底层146上形成第二源极/漏极外延结构108(参见图17d)。第一源极/漏极外延结构106和第二源极/漏极外延结构108可以分别是半导体晶体管器件的源极和漏极。在一些实施例中，第一源极/漏极外延结构106和第二源极/漏极外延结构108包含半导体材料。例如，第一源极/漏极外延结构106和第二源极/漏极外延结构108可以包含硅、锗或硅锗。在一些实施例中，通过外延生长工艺形成第一源极/漏极外延结构106和第二源极/漏极外延结构108。第一源极/漏极外延结构106和第二源极/漏极外延结构108可以是六边形形状或菱形形状。可以形成围绕第一源极/漏极外延结构106和第二源极/漏极外延结构108的下部的气隙192。

如图18a的立体图、图18b的x方向截面图、图18c的在第一源极/漏极区中的y方向截面图和图18d的在第二源极/漏极区中的y方向截面图所示，在一些实施例中，在先前形成的覆盖第一源极/漏极外延结构106和第二源极/漏极外延结构108的结构上方形成上隔离结构220。随后执行平坦化工艺以降低栅极间隔件134并在同一水平面上暴露牺牲栅极介电层162和牺牲栅电极层164。尽管未在图中示出，但可以共形地形成加衬先前在形成上隔离结构220之前形成的结构的蚀刻停止衬垫。蚀刻停止衬垫可以具有拉应力并且可以由si3n4形成。在一些其他实施例中，蚀刻停止衬垫包含诸如氮氧化物的材料。在又一些实施例中，蚀刻停止衬垫可以具有包括多个层的复合结构，诸如覆盖在氧化硅层上的氮化硅层。可以使用等离子体增强cvd(pecvd)来形成蚀刻停止衬垫，但也可以使用其他合适的方法，诸如低压cvd(lpcvd)、原子层沉积(ald)等。可以通过化学气相沉积(cvd)、高密度等离子体cvd、旋涂、溅射或其他合适的方法形成上隔离结构220。在一些实施例中，上隔离结构220包含氧化硅。在一些其他实施例中，上隔离结构220可以包含氮氧化硅、氮化硅、包含si、o、c和/或h的化合物(例如，氧化硅，sicoh和sioc)、低κ材料或有机材料(例如，聚合物)。平坦化操作可以包括化学机械工艺(cmp)。

如图19a的立体图、图19b的x方向截面图、图19c的在栅极区中的y方向截面图所示，在一些实施例中，执行替换栅极工艺以形成栅极结构104。去除牺牲栅介电层162和牺牲栅电极层164，从而暴露第一半导体层152和第二半导体层154。在牺牲栅极介电层162和牺牲栅电极层164的去除期间，上隔离结构220保护第一源极/漏极外延结构106和第二源极/漏极外延结构108。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅电极层164。当牺牲栅电极层164是多晶硅并且上隔离结构220是氧化硅时，可以使用诸如tmah溶液的湿蚀刻剂来选择性地去除牺牲栅电极层164。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅电极层164。随后，也去除牺牲栅极介电层162。这样，第一半导体层152和第二半导体层154被暴露。

然后，使用可以以比蚀刻第一半导体层152更快的蚀刻速率来选择性地蚀刻第二半导体层154和包覆半导体层161的蚀刻剂来去除或蚀刻第二半导体层154和包覆半导体层161(参见图14c)。内部间隔件128保护第一源极/漏极外延结构106和第二源极/漏极外延结构108免受用于蚀刻第二半导体层154和包覆半导体层161的蚀刻剂的影响，因为内部间隔件128是由对第二半导体层154和包覆半导体层161的材料具有蚀刻选择性的材料制成的。

然后，在栅极间隔件134和内部间隔件128之间形成和/或填充栅极结构104。也就是说，栅极结构104包围(或围绕或包裹)第一半导体层152，其中第一半导体层152被称为半导体晶体管器件的沟道。栅极间隔件134布置在栅极结构104的相对侧上。栅极结构104包括栅极介电层232和栅电极230。栅电极230包括一个或多个功函数金属层和填充金属。栅极介电层232可以被共形地形成。也就是说，栅极介电层232与下隔离结构160和第一半导体层152接触。在一些实施例中，栅极介电层232包含高κ材料(κ大于7)，诸如氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、铝氧化铪(hfalo2)、硅氧化铪(hfsio2)、氧化铝(al2o3)或其他合适的材料。在一些实施例中，可以通过执行ald工艺或其他合适的工艺来形成栅极介电层232。

在栅极介电层232上形成栅电极230的功函数金属层，并且在一些实施例中，功函数金属层围绕第一半导体层152。功函数金属层可以包含材料诸如氮化钛(tin)、钽(tan)、钛铝硅(tialsi)、氮化钛硅(tisin)、钛铝(tial)、钽铝(taal)或其他合适的材料。在一些实施例中，可以通过执行ald工艺或其他合适的工艺来形成功函数金属层。栅电极230的填充金属填充栅间隔件134之间和内部间隔件128之间的剩余空间。也就是说，功函数金属层与栅极介电层232和填充金属接触并在它们之间。填充金属可以包括诸如钨或铝的材料。在沉积栅极介电层232和栅电极230之后，然后可以执行诸如cmp工艺的平坦化工艺以去除栅极介电层232和栅电极230的多余部分以形成栅极结构104。

在一些实施例中，在形成栅极结构104以围绕第一半导体层152的暴露表面和半导体衬底层146的暴露表面之前，任选地形成界面层(未示出)。在各个实施例中，界面层可以包含诸如氧化硅(sio2)或氮氧化硅(sion)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)和/或其他合适的方法来形成。

如图20的立体图所示，在一些实施例中，在栅极结构104以及第一源极/漏极外延结构106和第二源极/漏极外延结构108上方形成前侧互连结构114。前侧互连结构114可以包括多个前侧金属层116，该多个前侧金属层布置在前侧层间介电层112内并由其围绕。前侧互连结构114电连接半导体晶体管器件的各种特征或结构(例如，栅极接触件110和/或其他接触件)。前侧金属层116包括垂直互连件诸如通孔或接触件，以及水平互连件诸如金属线。各种互连特征可以实现包括铜、钨和硅化物的各种导电材料。在一些示例中，使用镶嵌工艺来形成铜多层互连结构。随后，在前侧互连结构114上方形成承载衬底240。例如，承载衬底240接合到前侧互连结构114。在一些实施例中，承载衬底240是蓝宝石。在一些其他实施例中，承载衬底240是硅、热塑性聚合物、氧化物、碳化物或其他合适的材料。

如图21的立体图所示，在一些实施例中，将工件“翻转”倒置并变薄以从背侧暴露第一牺牲源极/漏极接触件180和半导体衬底层146。去除块状衬底142、绝缘体衬底层144和下隔离结构160的至少上部。可以在多个工艺操作中去除块状衬底142和下隔离结构160，例如，首先去除块状衬底142，然后去除下隔离结构160。在一些实施例中，去除工艺包括使用例如cmp、hna和/或tmah蚀刻来去除块状衬底142和下隔离结构160。

如图22a的立体图、图22b的x方向截面图和图22c的在第一源极/漏极区中的y方向截面图所示，在一些实施例中，去除第一牺牲源极/漏极接触件180，并且使下面的第一源极/漏极外延结构106从其背侧凹进，以形成凹进第一源极/漏极外延结构106的上部中的背侧源极/漏极接触件沟槽234。可以使用可以以比蚀刻周围的介电材料更快的蚀刻速率选择性地蚀刻第一源极/漏极外延结构106的蚀刻剂来使第一源极/漏极外延结构106凹进或蚀刻该第一源极/漏极外延结构。

如图23a的立体图、图23b的x方向截面图和图23c的在第一源极/漏极区中的y方向截面图所示，在一些实施例中，在背侧源极/漏极接触件沟槽234中填充第二牺牲源极/漏极接触件236。在一些实施例中，通过在背侧源极/漏极接触件沟槽234中沉积诸如氮化硅的介电材料，然后进行平坦化工艺以去除过量部分来形成第二牺牲源极/漏极接触件236，从而使第二牺牲源极/漏极接触件236可以与下隔离结构160和半导体衬底层146共面。

如图24a的立体图、图24b的x方向截面图和图24c的在第二源极/漏极区中的y方向截面图所示，在一些实施例中，去除半导体衬底层146，以在第二源极/漏极外延结构108和栅极结构104上方形成背侧覆盖沟槽238。可以暴露下面的第二源极/漏极外延结构108和栅极结构104。在一些实施例中，第二源极/漏极外延结构108从背侧凹进第二源极/漏极外延结构108的上部。

如图25a的立体图、图25b的x方向截面图、图25c的在栅极区中的y方向截面图以及图25d的在第二源极/漏极区中的y方向截面图所示，在一些实施例中，在背侧覆盖沟槽238中形成背侧介电帽126(参见图24a)。可以在第二源极/漏极外延结构108和栅极结构104的正上方形成背侧介电帽126。可以通过例如沉积工艺以在背侧覆盖沟槽238中沉积介电材料，然后进行cmp工艺以去除背侧覆盖沟槽238之外的过量介电材料来形成背侧介电帽126。在一些实施例中，背侧介电帽126包含不同于第二牺牲源极/漏极接触件236的介电材料诸如氧化硅。其他适用的材料可以包括sio2、sin、sicn、siocn、al2o3、alon、zro2、hfo2、其组合等。在一些实施例中，背侧介电帽126在背侧介电帽126与第二源极/漏极外延结构108之间的界面处具有凸顶面126s。

如图26a的立体图、图26b的x方向截面图和图26c的在第一源极/漏极区中的y方向截面图所示，在一些实施例中，在背侧源极/漏极接触沟槽234的至少一部分中形成背侧源极/漏极接触件120，以替换第二牺牲源极/漏极接触件236(参见图23a)。在一些实施例中，第二牺牲源极/漏极接触件236的外部留在背侧源极/漏极接触件沟槽234中，作为将背侧源极/漏极接触件120与背侧介电帽126分离的介电侧壁间隔件118。背侧源极/漏极接触件120到达第一源极/漏极外延结构106的凹底面106b上。底面106b可以在先前的步骤中凹进，如例如图22a至图22c所示。在一些实施例中，在形成背侧源极/漏极接触件120之前，可以在第一源极/漏极外延结构106上形成背侧金属合金层。背侧金属合金层可以是通过自对准硅化物工艺形成的硅化物层。背侧金属合金层可以包含选自硅化钛、硅化钴、硅化镍、硅化铂、硅化镍铂、硅化、硅化钯、其组合或其他合适材料的材料。在一些实施例中，背侧金属合金层可以包含锗。在一些实施例中，背侧源极/漏极接触件120可以由金属制成，诸如w、co、ru、al、cu或其他合适的材料。在沉积背侧源极/漏极接触件120之后，然后可以执行平坦化工艺，诸如化学机械平坦化(cmp)工艺。在一些实施例中，可以在形成背侧源极/漏极接触件120之前在背侧源极/漏极接触件沟槽234中形成阻挡层。阻挡层可以由tin、tan或其组合制成。

如图27a的立体图和图27b的x方向截面图所示，在一些实施例中，背侧电源轨122和背侧互连结构124形成为电耦合到背侧源极/漏极接触件120。

图28示出了形成集成芯片的方法2800的一些实施例的流程图，该集成芯片具有由于空气间隔件结构和高κ介电间隔件结构而具有高器件密度的多个晶体管器件。

尽管下面将方法2800图示和描述为一系列步骤或事件，但应当理解，这样的步骤或事件的图示顺序不应以限制性的意义来解释。例如，一些操作可以不同的顺序发生并且/或者与除了本文中所示和/或描述的操作或事件之外的其他操作或事件同时发生。此外，为实现本文描述的一个或多个方面或实施例，并非需要所有图示操作。此外，可在一个或多个分开的步骤及/或阶段中执行本文中所描绘的步骤中的一或多者。

在步骤2802处，在衬底上形成堆叠的第一半导体层和第二半导体层的多个鳍结构。在鳍结构之间形成隔离结构(例如，参见图7至图12)。图7至图12示出了对应于步骤2802的一些实施例的立体图。

在步骤2804处，形成覆盖在鳍结构上的多个伪栅极结构。图13示出了对应于步骤2804的一些实施例的立体图。

在步骤2806处，蚀刻鳍结构的未被伪栅极结构覆盖的部分并将其从伪栅极结构的相对侧中去除。第二半导体层从第一半导体层水平凹进。图14a至图14c示出了对应于步骤2806的一些实施例的各个视图。

在步骤2808处，在第二半导体层的相对端部上形成内部间隔件。图15a至图15b示出了对应于步骤2808的一些实施例的各个视图。

在步骤2810处，在衬底中形成第一伪背侧接触件。图16a至图16c示出了对应于步骤2810的一些实施例的各个视图。

在步骤2812处，在凹进鳍结构的相对侧上形成第一源极/漏极外延结构和第二源极/漏极外延结构。图17a至图17d示出了对应于步骤2812的一些实施例的各个视图。

在步骤2814处，将第二半导体层替换成金属栅极结构。图18a至图19c示出了对应于步骤2814的一些实施例的各个视图。

在步骤2816处，形成栅极接触件和前侧互连结构。图20示出了对应于步骤2816的一些实施例的立体图。

在步骤2818处，使第一源极/漏极外延结构的底面凹进。图21至图22c示出了对应于步骤2818的一些实施例的各个视图。

在步骤2820处，形成到达第一源极/漏极外延结构的凹进底面上的第二伪背侧接触件。图23a至图23c示出了对应于步骤2820的一些实施例的各个视图。

在步骤2822处，使第二源极/漏极外延结构的底面凹进。图24a至图24d示出了对应于步骤2822的一些实施例的各个视图。

在步骤2824处，在第二源极/漏极外延结构的底面上形成背侧介电帽。图25a至图25d示出了对应于步骤2824的一些实施例的各个视图。

在步骤2826处，形成到达第一源极/漏极外延结构的底面上的背侧源极/漏极接触件。图26a至图26c示出了对应于步骤2826的一些实施例的各个视图。

在步骤2828处，形成背侧电源轨和背侧互连结构。图27a至图27b示出了对应于步骤2828的一些实施例的各个视图。

因此，在一些实施例中，本发明涉及一种半导体晶体管器件。该半导体晶体管器件包括沟道结构和包裹沟道结构的栅极结构。该半导体晶体管器件还包括：第一源极/漏极外延结构和第二源极/漏极外延结构，该第一源极/漏极外延结构和第二源极/漏极外延结构布置在沟道结构的相对端部上；以及背侧源极/漏极接触件，该背侧源极/漏极接触件布置在第一源极/漏极外延结构下方。该第一源极/漏极外延结构具有与背侧源极/漏极接触件接触的凹底面。该半导体晶体管器件还包括布置在栅极结构上的栅极接触件。

在其他实施例中，本发明涉及一种半导体晶体管器件。该半导体晶体管器件包括沟道结构和包裹沟道结构的栅极结构。该半导体晶体管器件还包括：第一源极/漏极外延结构和第二源极/漏极外延结构，该第一源极/漏极外延结构和第二源极/漏极外延结构布置在沟道结构的相对端部上；以及背侧源极/漏极接触件，该背侧源极/漏极接触件布置在第一源极/漏极外延结构下方并与其接触。该半导体晶体管器件还包括：栅极接触件，该栅极接触件布置在栅极结构上；以及背侧介电帽，该背侧介电帽布置在第二源极/漏极外延结构和栅极结构下方并与其接触。

在又一些实施例中，本发明涉及一种制造半导体晶体管器件的方法。该方法包括：通过交替地堆叠第一半导体层和第二半导体层来在衬底上方形成鳍结构；以及在鳍结构上方形成伪栅极结构。该方法还包括：去除鳍结构的未被伪栅极结构覆盖的一部分；以及在第一半导体层的剩余部分的相对侧上形成内部间隔件。该方法还包括在鳍结构的相对端部上形成第一源极/漏极外延结构和第二源极/漏极外延结构。该方法还包括将伪栅极结构和第一半导体层替换成金属栅极结构。该方法还包括：去除衬底；以及形成背侧覆盖沟槽以暴露金属栅极结构的底面和第二源极/漏极外延结构的底面。第二源极/漏极外延结构的底面凹进。该方法还包括：在背侧覆盖沟槽中形成背侧介电帽；以及形成在第一源极/漏极外延结构下方并与其接触的背侧源极/漏极接触件。

本申请的一些实施例提供了一种半导体晶体管器件，包括：沟道结构；栅极结构，包裹所述沟道结构；第一源极/漏极外延结构和第二源极/漏极外延结构，布置在所述沟道结构的相对端部上；栅极接触件，布置在所述栅极结构上；以及背侧源极/漏极接触件，布置在所述第一源极/漏极外延结构下方；其中，所述第一源极/漏极外延结构具有与所述背侧源极/漏极接触件接触的凹底面。在一些实施例中，半导体晶体管器件还包括背侧介电帽，所述背侧介电帽布置在所述第二源极/漏极外延结构下方并与所述第二源极/漏极外延结构直接接触。在一些实施例中，所述第二源极/漏极外延结构具有与所述背侧介电帽接触的凹底面。在一些实施例中，所述背侧介电帽在所述栅极结构下方延伸。在一些实施例中，所述背侧介电帽与所述栅极结构直接接触。在一些实施例中，半导体晶体管器件还包括中间隔离结构，所述中间隔离结构围绕所述栅极结构、所述第一源极/漏极外延结构和所述第二源极/漏极外延结构。在一些实施例中，半导体晶体管器件还包括下隔离结构，所述下隔离结构布置在所述中间隔离结构下方并且围绕所述背侧介电帽。在一些实施例中，半导体晶体管器件还包括介电侧壁间隔件，所述介电侧壁间隔件沿着所述背侧源极/漏极接触件的侧壁布置。在一些实施例中，半导体晶体管器件还包括内部间隔件，所述内部间隔件将所述栅极结构与所述第一源极/漏极外延结构和所述第二源极/漏极外延结构分离。在一些实施例中，所述沟道结构包括半导体纳米线堆叠件。

本申请的另一些实施例提供了一种半导体晶体管器件，包括：沟道结构；栅极结构，包裹所述沟道结构；第一源极/漏极外延结构和第二源极/漏极外延结构，布置在所述沟道结构的相对端部上；栅极接触件，布置在所述栅极结构上；以及背侧源极/漏极接触件，布置在所述第一源极/漏极外延结构下方并与所述第一源极/漏极外延结构接触；以及背侧介电帽，布置在所述第二源极/漏极外延结构和所述栅极结构下方并与所述第二源极/漏极外延结构和所述栅极结构接触。在一些实施例中，所述第二源极/漏极外延结构的底面位于比所述栅极结构的底面高的位置。在一些实施例中，所述背侧源极/漏极接触件的顶面位于比所述栅极结构的底面高的位置。在一些实施例中，半导体晶体管器件还包括介电侧壁间隔件，所述介电侧壁间隔件布置在所述背侧源极/漏极接触件和所述背侧介电帽之间。在一些实施例中，所述栅极结构包括：栅电极；以及栅极电介质，所述栅极电介质在所述栅电极和所述沟道结构之间。在一些实施例中，所述沟道结构包括半导体纳米线堆叠件。在一些实施例中，半导体晶体管器件还包括内部间隔件，所述内部间隔件将所述栅极结构与所述第一源极/漏极外延结构和所述第二源极/漏极外延结构分离。在一些实施例中，所述背侧介电帽包含sio2、sin、sicn、siocn、al2o3、alon、zro2、hfo2或它们的组合。

本申请的又一些实施例提供了一种形成半导体晶体管器件的方法，所述方法包括：通过交替地堆叠第一半导体层和第二半导体层在衬底上方形成鳍结构；在所述鳍结构上方形成伪栅极结构；去除未被所述伪栅极结构覆盖的所述鳍结构的一部分；在所述第一半导体层的剩余部分的相对侧上形成内部间隔件；在所述鳍结构的相对端部上形成第一源极/漏极外延结构和第二源极/漏极外延结构；用金属栅极结构替换所述伪栅极结构和所述第一半导体层；去除所述衬底并形成背侧覆盖沟槽以暴露出所述金属栅结构的底面和所述第二源极/漏极外延结构的底面，其中所述第二源极/漏极外延结构的所述底面凹进；在所述背侧覆盖沟槽中形成背侧介电帽；以及在所述第一源极/漏极外延结构下方形成与所述第一源极/漏极外延结构接触的背侧源极/漏极接触件。在一些实施例中，形成所述背侧源极/漏极接触件包括：在形成所述内部间隔件之后形成背侧接触件沟槽；用牺牲半导体材料填充所述背侧接触件沟槽；在形成所述背侧覆盖沟槽之前去除所述牺牲半导体材料并用侧壁间隔件介电材料替换；去除所述侧壁间隔件介电材料的至少一部分；以及在形成所述背侧介电帽之后用所述背侧源极/漏极接触件替换。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。