半导体结构、集成电路及其形成方法与流程
本发明的实施例涉及半导体结构、集成电路及其形成方法。
背景技术：
集成电路已被广泛用于各种用途，对更快处理速度和更低功耗的需求在不断增加。但是，栅极电阻很影响集成电路的性能。因此，需要优化集成电路布局设计，包括各个层的部件，诸如耦合至栅极结构的通孔的导电结构和其他金属布线。
技术实现要素：
根据本发明实施例的一个方面，提供了一种半导体结构，包括：第一栅极和第二栅极，设置在第一层中并且在第一方向上相互对齐；至少一个第一栅极通孔和至少一个第二栅极通孔，第一栅极通孔设置在第一栅极上，第二栅极通孔设置在第二栅极上；第一导电部段和第二导电部段，设置在第一层上方的第二层中，其中，第一导电部段和第二导电部段分别耦合至第一栅极通孔和第二栅极通孔；以及第一导电线，设置在第二层上方的第三层中并且在第一方向上延伸。其中，第一栅极和第二栅极配置为第一逻辑电路的端子，其中，第一导电线经由第一连接通孔、第一导电部段和至少一个第一栅极通孔电耦合至第一栅极，以及其中，第一导电线经由第二连接通孔、第二导电部段和至少一个第二栅极通孔电耦合至第二栅极。
根据本发明实施例的另一个方面，提供了一种集成电路，包括：第一对晶体管，包括：第一栅极，沿着第一方向延伸；和第一有源区域和第二有源区域，第二有源区域在第一方向上与第一有源区域分离，其中，第一栅极穿过第一有源区域和第二有源区域；至少一个第一栅极通孔和至少一个第二栅极通孔，耦合至第一栅极，其中，至少一个第一栅极通孔布置为相比于至少一个第二栅极通孔更靠近第一有源区域；以及第一导电线，电耦合至至少一个第一栅极通孔和至少一个第二栅极通孔。其中，至少一个第一栅极通孔、至少一个第二栅极通孔以及第一导电线包括在耦合至第一对晶体管的第一栅极的导电路径中。
根据本发明实施例的又一个方面，提供了一种形成集成电路的方法，包括:形成第一类型的第一晶体管和不同于第一类型的第二类型的第二晶体管所共用的栅极结构；在栅极结构上形成至少一个第一栅极通孔和至少一个第二栅极通孔；以及形成经由多个导电通孔、多个导电部段、至少一个第一栅极通孔以及至少一个第二栅极通孔耦合至栅极结构的导电线。其中，栅极结构和导电线沿着第一方向延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可任意地增大或减小。
图1a是根据各个实施例的集成电路的一部分的等效电路。
图1b是根据各个实施例的对应于图1a中的集成电路的一部分的等效电路的详细电路。
图2a是根据各个实施例的对应于图1b的一部分的集成电路的一部分的平面布局图。
图2b是根据各个实施例的图2a中的集成电路的一部分的截面图。
图3是根据各个实施例的对应于图1b的一部分的集成电路的一部分的另一平面布局图。
图4a是根据各个实施例的对应于图1b的一部分的集成电路的一部分的另一平面布局图。
图4b是根据各个实施例的图4a中的集成电路的一部分的截面图。
图5a是根据各个实施例的对应于图1b的一部分的集成电路的一部分的另一平面布局图。
图5b是根据各个实施例的图5a中的集成电路的一部分的截面图。
图6a是根据各个实施例的对应于图1b的一部分的集成电路的一部分的另一平面布局图。
图6b是根据各个实施例的图6a中的集成电路的一部分的截面图。
图7a是根据各个实施例的集成电路的一部分的等效电路。
图7b是根据各个实施例的对应于图7a中的集成电路的一部分的等效电路的详细电路。
图8a是根据各个实施例的对应于图7b的一部分的集成电路的一部分的平面布局图。
图8b是根据各个实施例的图8a中的集成电路的一部分的截面图。
图9a是根据各个实施例的对应于图7b的一部分的集成电路的一部分的另一平面布局图。
图9b是根据各个实施例的图9a中的集成电路的一部分的截面图。
图10a是根据各个实施例的对应于图7b的一部分的集成电路的一部分的另一平面布局图。
图10b是根据各个实施例的图10a中的集成电路的一部分的截面图。
图11是根据各个实施例的对应于图7b的一部分的集成电路的一部分的另一平面布局图。
图12是根据本发明的一些实施例的制造集成电路的方法的流程图。
图13示出了根据本发明的一些实施例的栅极电阻的比较表。
图14是根据本发明的一些实施例的用于设计集成电路布局设计的系统的框图。
图15是根据一些实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。
具体实施方式
以下发明提供了用于实施所提供的主题的不同特征的许多不同的实施例或实例。以下将描述元件和布置的具体示例，以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可能包含其中第一部件和第二部件直接接触形成的实施例，并且也可能包含其中在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。
本说明书中使用的术语在本领域以及各术语所使用的特定文本中通常具有其常见意义。本说明中使用的示例，包含本文所讨论的任何术语的示例，仅是说明性的，决不是限制本发明或任何示例性术语的范围和意义。同样，本发明并不限于本说明书中给出的各个实施例。
此外，为了便于描述，本文中可使用如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所使用的，术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以包含所有这种修改及类似结构。在一些实施例中，应通常指给定值或范围的20％内，优选为10％内，更优选为5％内。本文给出的数值是近似的，意指如果没有明确指出，术语“大约”、“约”、“近似”或“基本上”可以被推断，或者意指其他近似值。
现在参考图1a。图1a是根据各个实施例的集成电路100的一部分的等效电路。出于说明，集成电路包括逻辑门110-120。逻辑门110的第一端子和第二端子分别耦合至信号a1-a2。逻辑门110的第三端子经由电阻器r1-r2耦合至逻辑门120的第一端子。电阻器r1-r2并联耦合。逻辑门120的第二端子是作为输出端子z。在一些实施例中，逻辑门110是与非(nand)门，逻辑门120是反相器。在各个实施例中，逻辑门110被称为第一级电路，逻辑门120被称为第二级电路。出于说明性目的，给出了集成电路100的结构。集成电路100的各个实施都在本发明的预期范围内。例如，在一些实施例中，集成电路100是逻辑门电路，包括与(and)、或(or)、nand、多路复用器(mux)、触发器、锁存器、缓存器(buff)或任何其他类型的逻辑电路。
在一些实施例中，电阻器r1代表布线的一部分所贡献的电阻，该布线布置为将逻辑门110的第一端子与逻辑门120耦合。同样，电阻器r2代表布线的另一部分所贡献的电阻，该布线布置为将逻辑门110的第一端子与逻辑门120耦合。电阻器r1和r2的结构的细节将在以下段落中讨论。
现在参考图1b。图1b是根据各个实施例的对应于图1a中的集成电路100的一部分的等效电路的详细电路。出于说明，集成电路100包括耦合在电源电压vdd与vss之间的晶体管m1-m6。在一些实施例中，针对图1a的逻辑门110-120，逻辑门110包括晶体管m1-m4。逻辑门120包括晶体管m5-m6。
在一些实施例中，晶体管m1、m3和m5是p型晶体管，晶体管m2、m4和m6是n型晶体管。出于说明目的，给出了晶体管m1-m6的结构。图1a的各个实施都在本发明的预期范围内。例如，在一些实施例中，晶体管m1、m3和m5是n型晶体管，晶体管m2、m4和m6是p型晶体管。
参考图1b，晶体管m1-m2的栅极相互耦合并且配置为，例如，作为要耦合至信号a1的逻辑门110的第一端子。晶体管m3-m4的栅极相互耦合并且配置为，例如，要耦合至信号a2的逻辑门110的第二端子。晶体管m5-m6的栅极经由电阻器r1-r2耦合至彼此、晶体管m1和m3的漏极端子、以及晶体管m2的源极/漏极端子。晶体管m5-m6的栅极配置为逻辑门120的第一端子。晶体管m1、m3和m5的源极端子耦合至电源电压vdd。晶体管m2的漏极/源极端子耦合至晶体管m4的漏极端子。晶体管m4和m6的源极端子耦合至电源电压vss。晶体管m5和m6的漏极端子相互耦合并且配置为逻辑门120的第二端子。
现在参考图2a。图2a是根据各个实施例的对应于图1b的一部分的集成电路100的一部分的平面布局图。出于说明，集成电路100包括有源区域130a-130b、导电图案(金属到器件，md)141-147、栅极151-157、导电部段(金属零部，m0)161-167、导电线171(金属一部，m1)、通孔vd1-vd3、vg1-vg8、vm1-vm2以及vp1-vp2。在一些实施例中，有源区域130a-130b设置在第一层中，栅极151-157穿过有源区域130a-130b。导电图案141-147设置在第一层之上的第二层中。导电线171设置在第二层之上的第三层中。通孔vd1-vd3、vg1-vg8以及vp1-vp2布置在第一层与第二层之间。通孔vm1-vm2布置在第二层与第三层之间。
参考图1b和图2a，配置有源区域130a-130b，用于形成晶体管m1-m6。导电图案141对应于晶体管m1的源极端子。导电图案142对应于晶体管m1和m3的漏极端子。导电图案143对应于晶体管m3和m5的源极端子。导电图案144对应于晶体管m5-m6的漏极端子。导电图案145对应于晶体管m2的源极/漏极端子。导电图案146对应于晶体管m2的漏极/源极端子和晶体管m4的漏极端子。导电部段167对应于晶体管m4和m6的源极端子。
栅极152对应于晶体管m1-m2的栅极。栅极153对应于晶体管m3-m4的栅极。栅极154对应于晶体管m5-m6的栅极。换句话说，栅极152被晶体管m1-m2共享。栅极153被晶体管m3-m4共享。栅极154被晶体管m5-m6共享。栅极151和155-157被称为伪栅极，其中在一些实施例中，“伪”栅极指的是未电连接为mos器件的栅极，在电路中没有功能。
如图2a所示，出于说明，有源区域130a-130b在x方向上延伸并且在不同于x方向的y方向上相互分离。有源区域130a-130b在y方向上具有宽度w1。在一些实施例中，有源区域130a包括有源区域131-134，有源区域130b包括有源区域135-138。
在一些实施例中，有源区域130a-130b设置在衬底(未示出)上。衬底包括材料，材料包括，例如，硅，和/或掺杂有磷、砷、锗、镓、砷化铟或其组合。在各个实施例中，有源区域130a掺杂有p型掺杂剂，p型掺杂剂包括，诸如，硼、铟、铝、镓或其组合，有源区域130b掺杂有n型掺杂剂，n型掺杂剂包括，诸如，磷、砷或其组合。
出于说明性目的，给出了有源区域130a-130b的结构。有源区域130a-130b的各个实施都在本发明的预期范围内。例如，在一些实施例中，有源区域130a-130b包括更多的区域，这些区域沿x方向相互分离并且分别对应于晶体管m1-m6的端子。
出于说明，导电图案141-147在y方向上延伸。导电图案141-143以及145-147分别设置在有源区域131-133以及135-137上并且耦合至这些有源区域。导电图案144设置在有源区域134和138上并且耦合至这些有源区域。
栅极151-157在y方向上延伸。栅极151和156在y方向上相互分离，并且栅极155和157在y方向上相互分离。在一些实施例中，栅极通过剪切层(未示出)来分离。如图2a所示，栅极151和155穿过有源区域130a。栅极156和157穿过有源区域130b。栅极152-154穿过有源区域130a-130b。
导电部段161-167在x方向上延伸并且在y方向上相互分离。导电部段161和163-164与有源区域130a重合。导电部段162和166-167与有源区域130b重合。
出于说明性目的，给出了导电部段161-167的结构。导电部段161-167的各个实施都在本发明的预期范围内。例如，在一些实施例中，导电部段161-162不与有源区域130a-130b重合。在各个实施例中，有源区130a-130b具有比宽度w1更大的宽度，因此，导电部段164-166与有源区域130a-130b完全重合。在各个实施例中，相比于图2a所示的，有更多的导电部段用于集成电路100的布线。
导电线171在y方向上延伸并且与有源区域130a-130b以及导电部段161-167重合。在一些实施例中，导电线171介于栅极153-154之间。出于说明性目的，给出了导电线171的结构。导电线171的各个实施都在本发明的预期范围内。例如，在一些实施例中，导电线171布置在栅极154-155和157之间。
出于说明，通孔vp1耦合在导电部段161与导电图案141和143之间。在一些实施例中，导电部段161经由通孔vp1将电源电压vdd输出至图1b的晶体管m1的导电图案141以及晶体管m3和m5的导电图案143的。通孔vp2耦合在导电部段162与导电图案147之间。在一些实施例中，导电部段162经由通孔vp2接受用于图1b的晶体管m4和m6的导电图案147的电源电压vss。
通孔vd1耦合在导电部段161与导电图案142之间。通孔vd2耦合在导电部段167与导电图案145之间。通孔vd3耦合在导电部段165与导电图案144之间。在一些实施例中，导电部段165经由通孔vd3将集成电路100处理的信号输出至输出端子z。
通孔vg1耦合在导电部段166与栅极152之间。在一些实施例中，导电部段166将信号a1输出至图1b的晶体管m1-m2的栅极。通孔vg2耦合在导电部段164与栅极153之间。在一些实施例中，导电部段164将信号a2输出至图1b的晶体管m3-m4的栅极。通孔vg3-vg4设置在栅极154上并且耦合至该栅极。如图2a所示，通孔vg3经由导电部段163和通孔vd1将栅极154耦合至导电图案142。通孔vg4经由导电部段167和通孔vd2将栅极154耦合至导电图案145。此外，通孔vg5-vg8分别设置在栅极151、156、155以及158上并且耦合至这些栅极。在一些实施例中，栅极vg5和vg7耦合至导电部段161，栅极vg6和vg8耦合至导电部段162。
通孔vm1设置在导电部段163上并且耦合至该导电部段，通孔vm2设置在导电部段167上并且耦合至该导电部段。通孔vm1-vm2进一步耦合至导电线171。因此，导电部段163经由通孔vm1、导电线171以及通孔vm2耦合至导电部段167。出于说明性目的，给出了通孔vm1-vm2的结构。通孔vm1-vm2的各个实施在本发明的预期范围内。例如，在一些实施例中，通孔vm1-vm2具有锥形形状，其中接触导电线171的区域大于接触导电部段163和167的区域。
参考图1b和图2a，如上所述，栅极154对应于晶体管m5-m6的栅极，而导电线171进一步耦合至栅极154。在这样的实施例中，栅极154、通孔vg3-vg4、导电部段163和167、通孔vm1-vm2、以及导电线171包括在布线结构中，促成图1b的电阻器r1或r2的电阻。因此，当布线结构产生的电阻减小时，电阻器r1或r2的等效电阻相应地减小。
继续上述讨论，在一些方法中，对应于晶体管m5-m6的晶体管共用对应于栅极154的栅极，其中，栅极不耦合至对应于例如导电线171的额外金属线。在这样的方法中，在栅极154中传输的信号经受了栅极154所贡献的高电阻。相比于这些方法，利用图2a的结构，在栅极154中传输的信号也通过导电线171来传输。换句话说，提供了两个并联耦合以传输信号的路径，从而图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻相应地减少。在一些实施例中，利用图2a的结构，电阻约为一些方法的电阻的一半。
此外，在一些实施例中，导电线171在x方向上的宽度与栅极154的宽度的比率为大约1至大约20。在各个实施例中，导电线171在不同于x和y方向的z方向上的高度与栅极154的高度的比率为大约1倍至大约40倍。因此，在这样的实施例中，相比于栅极154，导电线171提供了更大的截面面积和相应低得多的电阻。因此，图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻进一步减小。
此外，在一些实施例中，图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻还与通孔vg3-vg4相对于有源区域130a和130b的位置相关。例如，如图2a所示的实施例，导电部段163和通孔vg3在y方向上与有源区域130a的宽度的中心对齐，并且导电部段167和通孔vg4在y方向上与有源区域130b的宽度的中心对齐。在这样的实施例中，例如，通过导电部段163和通孔vg3传输的信号直接传递到栅极154和有源区域130a而不会在栅极154中传递长的距离。换句话说，相比于一些方法，信号经受较小的电阻，在这些方法中，对应于通孔vg3的通孔布置为远离有源区域130a的中心，从而信号在进入有源区域之前会相应地在栅极154中传递一段距离。导电部段167和通孔vg4的布置类似于导电部段163和通孔vg3的布置。因此，为简明起见，在此省略重复的描述。
利用图2a的结构，在一些实施例中，相比于一些方法，集成电路100的速度快约10％。在各个实施例中，由于晶体管m5-m6是所执行的多个相对应的晶体管，所以相比于一些方法，集成电路100的速度快约5％。
出于说明目的，给出了图2a的结构。图2a的各个实施都在本发明的预期范围内。例如，在一些实施例中，导电部段163和167的宽度大于导电线171的宽度。
现在参考图2b。图2b是根据各个实施例的图2a中的集成电路100的一部分的沿图2a中的线aa'的截面图。出于说明，栅极154布置在有源区域130a-130b的上方，并且栅极154的一部分邻接有源区域130a-130b。通孔vg3-vg4使有源区域130a-130b的中心在y方向上对齐，并且在y方向上相互分离。
在一些实施例中，通孔vg3-vg4具有锥形形状，其中接触导电部段163或167的区域大于接触栅极154的区域。出于说明目的，给出了图2b的结构。图2b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vg3-vg4包括沿z方向的一致的形状。在可选的实施例中，通孔vg3-vg4中的接触导电部段163或167的区域小于接触栅极154的区域。
现在参考图3。图3是根据各个实施例的对应于图1b的一部分的集成电路100的一部分的另一平面布局图。关于图3的实施例，为了便于理解，图2a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图3中所示的元件引入合作关系。
相比于图2a，集成电路100还包括导电线172和通孔vm3-vm4。导电线172针对例如导电线171来配置。通孔vm3-vm4针对例如通孔vm1-vm2来配置。导电线172设置在栅极152-153之间并且穿过有源区域130a-130b。具体而言，通孔vm3设置在导电部段163上并且耦合至该导电部段，通孔vm4设置在导电部段167上并且耦合至该导电部段。通孔vm3-vm4耦合至导电线172。换句话说，栅极154进一步耦合至导电线172。
参考图1b、图2a和图3，在图3的此类实施例中，导电线172也包括在布线结构中，促成图1b的电阻器r1或r2的电阻。由于通过通孔vm3-vm4和导电线172提供了用于在栅极154中传输信号的额外路径，因此图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻减小。
出于说明目的，给出了图3的结构。图3的各个实施都在本发明的预期范围内。例如，在一些实施例中，导电线172设置在栅极151、156和152之间。在各个实施例中，导电线172包括至少两条导电线，其中一条设置在栅极151、156和152之间，另一条设置在栅极154、155和157之间。在各个实施例中，图3的栅极154分成栅极154a、154b两部分，之后会在图6a中示出。
现在参考图4a。图4a是根据各个实施例的对应于图1b的一部分的集成电路100的一部分的另一平面布局图。关于图4a的实施例，为了便于理解，图2a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图4a中所示的元件引入合作关系。
相比于图2a，集成电路100还包括通孔vd4、vm5和vg9、导电部段168。通孔vd4、vm5和vg9分别针对通孔vd1、vm1和vg3来配置。导电部段168针对例如导电部段163来配置。出于说明，通孔vd4设置在导电图案142上并且耦合至该导电图案。通孔vg9设置在栅极154上并且耦合至该栅极。通孔vm5设置在导电部段168上并且耦合至该导电部段。导电部段168经由通孔vm5耦合至导电线171。
参考图1b、图2a和图4a，在图4a的此类实施例中，通孔vd4、vm5和vg9、导电部段168也包括在布线结构中，促成图1b的电阻器r1或r2的电阻。由于通过通孔vd4、vm5和vg9、导电部段168提供了用于在栅极154中传输信号的额外路径，因此图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻减小。
此外，如图4a所示的实施例，针对通孔vg3配置的通孔的数量与有源区域130a的宽度相关联，针对通孔vg4配置的通孔的数量与有源区域130b的宽度相关联。具体而言，相比于图2a，有源区域130a具有不同于宽度w1的宽度w2。在一些实施例中，宽度w2大于宽度w1。因此，在这样的实施例中，设置在穿过有源区域130a的栅极154的部分上的通孔的数量大于设置在穿过有源区域130b的栅极154的部分上的通孔的数量。换句话说，有源区域130a的宽度从宽度w1增加到宽度w2，设置在穿过有源区域130a的栅极154的部分上的通孔的数量相应地增加。
如上所述，在一些实施例中，图4a的栅极154的长度大于图2a和图3的栅极154的长度。换句话说，针对通孔vg3配置的通孔的数量和针对通孔vg4配置的通孔的数量也与栅极154的长度相关联。
此外，在一些实施例中，导电部段163和168相互结合在一起，并且配置为宽度大于单独的导电部段163或168的宽度的导电部段。在这种布置中，由于导电部段的导电面积增大，所以图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻进一步减小。
出于说明目的，给出了图4a的结构。图4a的各个实施都在本发明的预期范围内。例如，在一些实施例中，图3的实施例中的导电线172进一步包括在图4a的实施例中。导电线172经由vm3-vm4和针对通孔vm3配置的额外的通孔与导电部段163、167和168耦合。在各个实施例中，针对通孔vg3和vg9配置的通孔的数量大于两个。因此，针对导电部段163和168配置的导电部段的数量大于两个。在各个实施例中，图4a的栅极154分成栅极154a、154b两部分，之后在图6a中示出。
现在参考图4b。图4b是根据各个实施例的图4a中的集成电路100的一部分的截面图。关于图4b的实施例，为了便于理解，图2b中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图4b中所示的元件引入合作关系。
相比于图2b，集成电路100还包括通孔vg9和导电部段168。vg9布置为与通孔vg3相距一段距离。出于说明目的，给出了图4b的结构。图4b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vg9使具有宽度w2的有源区域130a的中心在y方向上对齐。
现在参考图5a。图5a是根据各个实施例的对应于图1b的一部分的集成电路100的一部分的另一平面布局图。关于图5a的实施例，为了便于理解，图4a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图5a中所示的元件引入合作关系。
相比于图4a，集成电路100还包括通孔vm6和vg10、导电部段169。通孔vm6和vg10分别针对通孔vm2和vg4来配置。导电部段169针对例如导电部段167来配置。出于说明，通孔vg10设置在栅极154上并且耦合至该栅极。通孔vm6设置在导电部段169上并且耦合至该导电部段。导电部段169经由通孔vm6耦合至导电线171。
参考图1b、图4a和图5a，在图5a的此类实施例中，通孔vm6和vg10、导电部段169也包括在布线结构中，促成图1b的电阻器r1或r2的电阻。由于通过通孔vm6和vg10、导电部段169提供了用于在栅极154中传输信号的额外路径，因此图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻减小。
此外，如图5a所示的实施例，有源区域130b具有宽度w3。在一些实施例中，宽度w3与宽度w2相同。在各个实施例中，宽度w3不同于宽度w2。因此，在这种布置中，设置在穿过有源区域130a的栅极154的部分上的通孔的数量不同于设置在穿过有源区域130b的栅极154的部分上的通孔的数量。布置在穿过有源区域130b的栅极154的部分上的通孔与有源区域130b的宽度之间的关系类似于布置在穿过有源区域130a的栅极154的部分上的通孔与有源区域130a的宽度之间的关系。因此，为简明起见，在此省略重复的描述。
现在参考图5b。图5b是根据各个实施例的图5a中的集成电路100的一部分的截面图。关于图5b的实施例，为了便于理解，图4b中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图5b中所示的元件引入合作关系。
相比于图4b，集成电路100还包括通孔vg10和导电部段169。vg10布置为与通孔vg4相距一定距离。出于说明目的，给出了图5b的结构。图5b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vg10使具有宽度w3的有源区域130b的中心在y方向上对齐。
出于说明目的，给出了图5a-图5b的结构。图5a-图5b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通过改变有源区域130b的宽度(例如减小宽度w3)，通孔vg4在布局视图中不与有源区域130b重合。在各个实施例中，图5a的栅极154分成栅极154a、154b两部分，之后在图6a中示出。
现在参考图6a。图6a是根据各个实施例的对应于图1b的一部分的集成电路100的一部分的另一平面布局图。关于图6a的实施例，为了便于理解，图2a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图6a中所示的元件引入合作关系。
如图6a所示，相比于图2a，集成电路100不是具有单个栅极154而是包括栅极154a-154b。栅极154a-154b针对图2a的栅极154来配置。出于说明，栅极154a-154b在y方向上相互对齐，并且在y方向上相互分离。通孔vg3设置在栅极154a上，通孔vg4设置在栅极154b上。
在一些实施例中，通过在栅极154的中间处实现剪切层(未示出)来形成栅极154a-154b。在一些实施例中，剪切层在y方向上具有与导电部段165的宽度相同的宽度。
现在参考图6b。图6b是根据各个实施例的图6a中的集成电路100的一部分的截面图。关于图6b的实施例，为了便于理解，图2b中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图6b中所示的元件引入合作关系。
相比于图2b，并非栅极154是单栅极结构，而是两个独立的栅极154a-154b在y方向上相互分离。
出于说明目的，给出了图6a-图6b的结构。图6a-图6b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vg3-vg4不使有源区域130a-130b的中心对齐。
基于以上对图1a-图6b的讨论，在一些实施例中，由于逻辑门120包括晶体管m5-m6，具有独立的栅极154a-154b的逻辑门120的阈值电压低于具有单栅极154的逻辑门120的阈值电压。
而且，在各个实施例中，由于穿过图6a中的栅极结构的导电路径被剪切(即，对应于栅极154的栅极154a-154b相互分离)，而不是如图2a所示具有两条导电路径，所以有一条导电线171提供的导电路径。因此，例如，在一些实施例中，图6a的布线结构所产生的电阻比图2a的高约2％。
现在参考图7a。图7a是根据各个实施例的集成电路700的一部分的等效电路。出于说明，集成电路包括逻辑门710-720。逻辑门710的第一端子耦合至信号b1。逻辑门710的第二端子经由电阻器r3-r4耦合至逻辑门720的第一端子。电阻器r3-r4并联耦合。逻辑门720的第二端子耦合至信号b2。逻辑门720的第三端子作为输出端子
在一些实施例中，电阻器r3代表布置为使逻辑门710的第一端子与逻辑门720耦合的布线的一部分所贡献的电阻。类似地，电阻器r4代表布置为使逻辑门710的第一端子与逻辑门720耦合的布线的另一部分所贡献的电阻。电阻器r3和r4的结构的细节将在以下段落中讨论。
现在参考图7b。图7b是根据各个实施例的对应于图7a中的集成电路700的一部分的等效电路的详细电路。出于说明，集成电路700包括耦合在电源电压vdd与vss之间的晶体管t1-t6。关于图7a的逻辑门710-720，在一些实施例中，逻辑门710包括晶体管t1-t2。逻辑门720包括晶体管t3-t6。
在一些实施例中，晶体管t1、t3和t5是p型晶体管，晶体管t2、t4和t6是n型晶体管。出于说明性目的，给出了晶体管t1-t6的结构。图7b的各个实施都在本发明的预期范围内。例如，在一些实施例中，晶体管t1、t3和t5是n型晶体管，晶体管t2、t4和t6是p型晶体管。
参考图7b，晶体管t1-t2的栅极相互耦合，并且配置为，例如，要耦合至信号b1的逻辑门710的第一端子。晶体管t3-t4的栅极相互耦合，晶体管t1和t2的漏极端子通过电阻器r3-r4，晶体管t3-t4的栅极配置为例如逻辑门720的第一端子。晶体管t5-t6的栅极相互耦合并且配置为例如，要耦合至信号b2的逻辑门720的第二端子。晶体管t1、t3和t5的源极端子耦合至电源电压vdd。晶体管t2的漏极端子耦合至晶体管t1的漏极端子。晶体管t2和t4的源极端子耦合至电源电压vss。晶体管t4的漏极端子耦合至晶体管t6的漏极/源极端子。晶体管t6的源极/漏极端子和晶体管t5的漏极端子相互耦合并且配置为逻辑门720的第三端子。
现在参考图8a。图8a是根据各个实施例的对应于图7b的一部分的集成电路700的一部分的平面布局图。出于说明，集成电路700包括有源区域730a-730b、导电图案(金属到器件，md)741-747、栅极751-755、导电部段(金属零部，m0)761-762、763a-763b、764-766和767a-767b、导电线771-772(金属一部，m1)、通孔vd71-vd74、vg71-vg78、vm71-vm74和vp71-vp72。在一些实施例中，有源区域730a-730b设置在第一层中，栅极751-755穿过有源区域730a-730b。导电图案741-747设置在第一层之上的第二层中。导电线771-772设置在第二层之上的第三层中。通孔vd71-vd74、vg71-vg78和vp71-vp72布置在第一层与第二层之间。通孔vm71-vm74布置在第二层与第三层之间。
参考图7b和图8a，配置有源区域730a-730b以形成晶体管t1-t6。导电图案741对应于晶体管t1-t2的漏极端子。导电图案742对应于晶体管t1和t3的源极端子。导电图案743对应于晶体管t3和t5的漏极端子。导电图案744对应于晶体管t5的源极端子。导电图案745对应于晶体管t2和t4的源极端子。导电图案746对应于晶体管t6的漏极/源极端子和晶体管t4的漏极端子。导电图案767对应于晶体管t6的源极/漏极端子。
栅极752对应于晶体管t1-t2的栅极。栅极753对应于晶体管t3-t4的栅极。栅极754对应于晶体管t5-t6的栅极。换句话说，栅极752被晶体管t1-t2共用。栅极753被晶体管t3-t4共用。栅极754被晶体管t5-t6共用。栅极751和755被称为伪栅极。
如图8a所示，出于说明，有源区域730a-730b在x方向上延伸并且在不同于x方向的y方向上相互分离。有源区域730a-730b在y方向上具有宽度w1。在一些实施例中，有源区域730a包括有源区域731-734，有源区域730b包括有源区域735-738。有源区域730a-730b的布置类似于图2a的有源区域130a-130b的布置。因此，为简明起见，在此省略重复的描述。
出于说明，导电图案741-747在y方向上延伸。导电图案741设置在有源区域731和735上并且耦合至这些有源区域。导电图案742-747分别设置在有源区域732-734和736-738上并且耦合至这些有源区域。
栅极751-755在y方向上延伸并且在x方向上相互分离。如图8a所示，栅极751-755穿过有源区域730a-730b。
导电部段761-762、763a-763b、764-766和767a-767b在x方向上延伸并且在y方向上相互分离。导电部段761、763a-763b、764与有源区域730a重合。导电部段762、766和767a-767b与有源区域730b重合。
出于说明性目的，给出了导电部段761-762、763a-763b、764-766和767a-767b的结构。导电部段761-762、763a-763b、764-766和767a-767b的各个实施都在本发明的预期范围内。例如，在一些实施例中，导电部段761-762不与有源区域730a-730b重合。
导电线771-772在y方向上延伸并且与有源区域730a-730b以及导电部段761-762、763b、764-766和767b重合。在一些实施例中，导电线771介于栅极754-755之间。导电线772介于栅极753-754之间。
出于说明，通孔vp71耦合在导电部段761与导电图案742和744之间。在一些实施例中，导电部段761经由通孔vp71将电源电压vdd输出至图7b的晶体管t1和t3的导电图案742以及晶体管t3和t5的导电图案744。通孔vp72耦合在导电部段762与导电图案745之间。在一些实施例中，导电部段762经由通孔vp72接受用于图7b的晶体管t2和t4的导电图案745的电源电压vss。
通孔vd71耦合在导电部段764与导电图案741之间。通孔vd72耦合在导电部段766与导电图案141之间。通孔vd73耦合在导电部段767b与导电图案747之间。通孔vd74耦合在导电部段763b与导电图案743之间。
通孔vg71耦合在导电部段767a与栅极752之间。在一些实施例中，导电部段767a将信号b1输出至图7b的晶体管t1-t2的栅极。通孔vg72耦合在导电部段765与栅极754之间。在一些实施例中，导电部段765将信号b2输出至图7b的晶体管t5-t6的栅极。通孔vg73-vg74设置在栅极753上并且耦合至该栅极。如图8a所示，通孔vg73将栅极753经由导电部段764和通孔vd71耦合至导电图案741。通孔vg4将栅极753经由导电部段766和通孔vd72耦合至导电图案741。此外，通孔vg75-vg76设置在栅极751上并且耦合至该栅极，通孔vg77-78设置在栅极755上并且耦合至该栅极。在一些实施例中，栅极vg75和vg77耦合至导电部段761，栅极vg76和vg78耦合至导电部段762。
通孔vm71设置在导电部段764上并且耦合至该导电部段，通孔vm72设置在导电部段766上并且耦合至该导电部段。通孔vm71-vm72进一步耦合至导电线771。因此，导电部段764经由通孔vm71、导电线771以及通孔vm72耦合至导电部段766。而且，通孔vm73设置在导电部段763b上并且耦合至该导电部段，通孔vm74设置在导电部段767b上并且耦合至该导电部段。通孔vm73-vm74进一步耦合至导电线772。因此，导电图案743经由通孔vd74、导电部段763b、通孔vm73、导电线772、通孔vm74、导电部段767b以及通孔vd73耦合至导电图案746。
出于说明目的，给出了通孔vm71-vm74的结构。通孔vm71-vm74的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vm71-vm72具有锥形形状，其中接触导电线771的区域大于接触导电部段764和766的区域。
参考图7b和图8a，如上所述，栅极753对应于晶体管t3-t4的栅极，而导电线771进一步耦合至栅极753。在这样的实施例中，栅极753、通孔vg73-vg74、导电部段764和766、通孔vm71-vm72、以及导电线771包括在布线结构中，促成图7b的电阻器r3或r4的电阻。因此，当布线结构所产生的电阻减小时，电阻器r3或r4的等效电阻相应地减小。
继续上述讨论，在一些方法中，对应于晶体管t3-t4的晶体管共用对应于栅极753的栅极，其中栅极不耦合至对应于例如导电线771的额外金属线。在这样的方法中，在栅极753中传输的信号经受了栅极753所贡献的高电阻。相比于这些方法，利用图8a的结构，在栅极753中传输的信号也通过导电线771来传输。换句话说，提供了两条并联耦合的路径以传输信号，从而图7b的晶体管t3-t4的栅极之间的布线结构所产生的电阻相应地减小。在一些实施例中，利用图8a的结构，电阻为一些方法的电阻的大约3/4。
此外，在一些实施例中，导电线771的布置类似于图2a的导电线171的布置。因此，在这样的实施例中，相比于栅极753，导电线771提供了更大的截面面积和相应低得多的电阻。因此，图7b的晶体管t3-t4的栅极之间的布线结构所产生的电阻进一步减小。
此外，如以上关于图1b的晶体管m5-m6的栅极之间的布线结构所产生的电阻的讨论，图7b的晶体管t3-t4的栅极之间的布线结构所产生的电阻还与通孔vg73-vg74相对于有源区域730a和730b的位置相关。例如，作为图8a所示的实施例，通孔vg73的位置在y方向上与有源区域730a的中心相距一段距离，通孔vg74的位置在y方向上与有源区域730b的中心相距一段距离。在这样的实施例中，例如，来自/到导电部段764的信号经由通孔vg73传输并且在栅极753中传递距离。换句话说，相比于图2a的实施例，信号经受相对较大的电阻，其中相对应的通孔vg3使有源区域130a的中心对齐。导电部段766和通孔vg74的布置类似于导电部段764和通孔vg73的布置。因此，为简明起见，在此省略重复的描述。
出于说明目的，给出了图8a的结构。图8a的各个实施都在本发明的预期范围内。例如，在一些实施例中，有源区域730a-730b具有比宽度w1更大的宽度，因此，导电部段764-766与有源区域730a-730b完全重合。在各个实施例中，与图8a所示的相比，有更多的对应于导电部段764或766的导电部段以及更多的对应于通孔vg73或vg74的通孔，用于集成电路700的晶体管t3-t4之间的布线。
现在参考图8b。图8b是根据各个实施例的图8a中的集成电路700的一部分的沿图8a中的线aa'的截面图。出于说明，栅极753布置在有源区域730a-730b的上方，并且栅极753的一部分邻接有源区域730a-730b。通孔vg3-vg4的位置在y方向上远离有源区域730a-730b的中心，并且在y方向上相互分离。
通孔vg73-vg74的形状的布置类似于图2b的通孔vg3-vg4的形状的布置。因此，为简明起见，在此省略重复的描述。
现在参考图9a。图9a是根据各个实施例的对应于图7b的一部分的集成电路700的一部分的另一平面布局图。关于图9a的实施例，为了便于理解，图8a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图9a中所示的元件引入合作关系。
相比于图8a，集成电路700还包括通孔vd75、vm75和vg79、导电部段768。通孔vd75、vm75和vg79分别针对通孔vd71、vm71和vg73配置。导电部段768针对例如导电部段764来配置。出于说明，通孔vd75设置在导电图案741上并且耦合至该导电图案。通孔vg79设置在栅极753上并且耦合至该栅极。通孔vm75设置在导电部段768上并且耦合至该导电部段。导电部段768经由通孔vm75耦合至导电线771。
参考图7b、图8a和图9a，在图9a的此类实施例中，通孔vd75、vm75和vg79、导电部段768也包括在布线结构，促成图7b的电阻器r3或r4的电阻。因为通过通孔vd75、vm75和vg79、导电部段768提供用于在栅极753中传输信号的额外路径，从而图7b的晶体管t3-t4的栅极之间的布线结构所产生的电阻相应地减小。
此外，作为图9a所示的实施例，有源区域730a具有宽度w4。在一些实施例中，宽度w4大于有源区域730b的宽度w1。因此，在这样的实施例中，设置在穿过有源区域730a的栅极753的部分上的通孔的数量大于设置在穿过有源区域730b的栅极753的部分上的通孔的数量。针对通孔vg73或vg74配置的通孔的数量与有源区域730a-730b的宽度之间的关系与针对通孔vg3-vg4与有源区域130a-130b所讨论的相似。因此，为简明起见，在此省略重复的描述。
出于说明目的，给出了图9a的结构。图9a的各个实施都在本发明的预期范围内。例如，在一些实施例中，针对通孔vg73和vg79配置的通孔的数量大于两个。因此，针对导电部段764和768配置的导电部段的数量大于两个。在各个实施例中，图9a的栅极753分成栅极753a、753b两部分，之后在图10a中示出。
此外，在各个实施例中，有源区域730b的宽度大于宽度w1。针对通孔vg74配置的通孔的数量大于一个。针对导电部段766配置的导电部段的数量相应地大于一个。换句话说，集成电路700还包括上述结构所提供的额外路径，用于在栅极753中传输信号。因此，图7b的晶体管t3-t4的栅极之间的布线结构所产生的电阻减小。
现在参考图9b。图9b是根据各个实施例的图9a中的集成电路700的一部分的截面图。关于图9b的实施例，为了便于理解，图8b中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图9b中所示的元件引入合作关系。
相比于图8b，集成电路700还包括通孔vg79和导电部段768。vg79布置为与通孔vg73相距一定距离。出于说明目的，给出了图9b的结构。图9b的各个实施都在本发明的预期范围内。例如，在一些实施例中，通孔vg79使具有宽度w4的有源区域730a的中心在y方向上对准。
现在参考图10a。图10a是根据各个实施例的对应于图7b的一部分的集成电路700的一部分的另一平面布局图。关于图10a的实施例，为了便于理解，图8a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图10a中所示的元件引入合作关系。
如图10a所示，相比于图8a，集成电路700不是具有单个栅极753而是包括栅极753a-753b。栅极753a-753b针对图8a的栅极753来配置。出于说明，栅极753a-753b在y方向上相互对齐，并且在y方向上相互分离。通孔vg73设置在栅极753a上，通孔vg74设置在栅极753b上。
在一些实施例中，通过在栅极753的中间处实现剪切层(未示出)来形成栅极753a-753b。在一些实施例中，剪切层在y方向上具有与导电部段765的宽度相同的宽度。
而且，在各个实施例中，由于穿过图10a中的栅极结构的导电路径被剪切(即，对应于栅极753的栅极753a-753b相互分离)，所以并非如图9a所示具有两条路径，而是只有一条导电线771提供的导电路径。因此，图10a的布线结构所产生的电阻可以比图9a的高约4％。
现在参考图10b。图10b是根据各个实施例的图10a中的集成电路700的一部分的截面图。关于图10b的实施例，为了便于理解，图8b中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图10b中所示的元件引入合作关系。
相比于图8b，并非栅极753是单栅极结构，而是两个独立的栅极753a-753b在y方向上相互分离。
出于说明目的，给出了图10a-图10b的结构。图10a-图10b的各个实施都在本发明的预期范围内。例如，在一些实施例中，有源区域730a-730b的宽度大于宽度w1，因此集成电路700包括更多的对应于通孔vg73或vg74的通孔。
现在参考图11。图11是根据各个实施例的对应于图7b的一部分的集成电路700的一部分的另一平面布局图。针对图11的实施例，为了便于理解，图8a中的类似元件被赋予相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似元件的具体操作，除非需要通过图11中所示的元件引入合作关系。
如图11所示，相比于图8a，集成电路700还包括通孔vm76-vm77和vg710-vg711、导电线773。通孔vm76和vm77分别针对通孔vm71和vm72来配置。通孔vg710和vg711分别针对通孔vg73和vg74来配置。导电线773针对例如导电线771来配置。出于说明，通孔vm76设置在导电部段763a上并耦合至该导电部段。通孔vm77设置在导电部段767b上并且耦合至该导电部段。通孔vm76-vm77进一步耦合至导电线773。通孔vg710-vg711设置在栅极752上并且耦合至栅极752。因此，在这种布置中，栅极752经由通孔vg710-711、导电部段763a和767a和导电线773与导电线773耦合。
参考图7b、图8a和图11，在图11的此类实施例中，通孔vm76-vm77和vg710-vg711、导电线773也包括在图7b的晶体管t1-t2的栅极之间的布线结构中，促成电阻。由于通过通孔vm76-vm77和vg710-vg711、导电线773提供了用于在栅极752中传输信号的额外路径，因此图7b的晶体管t1-t2的栅极之间的布线结构所产生的电阻减小。
通孔vm76-vm77、vg710-vg711、导电线773与其布线结构所产生的电阻之间的关系的特征与通孔vm71-vm72、vg73-vg74以及导电线771的相似。因此，为简明起见，在此省略重复的描述。
出于说明目的，给出了图11的结构。图11的各个实施都在本发明的预期范围内。例如，在一些实施例中，随着有源区域730a和/或730b的宽度增加，通孔vm71-vm76、vg73-vg74、vg710-vg711、导电部段763a、767a、764、766、或者其组合是利用多个相对应的结构来实现，以进一步减小布线结构所产生的电阻。
现在参考图12。图12是根据本发明的一些实施例的用于制造集成电路100或700的方法1200的流程图。应当理解，可以在图12所示的过程之前、之中和之后提供附加的操作，对于方法1200的附加的实施例，可以替换或消除以下描述的操作中的一些。方法1200包括操作1210-1230，以下参考图2a的集成电路100来进行描述。
在操作1210中，形成第一晶体管和第二晶体管共用的栅极结构。第一晶体管可以是第一类型，第二晶体管可以是第二类型，其中第二类型不同于第一类型。参考图1b和图2a，栅极154由p型晶体管m5和n型晶体管m6形成并共用。
在操作1220中，在栅极结构上形成至少一个第一栅极通孔和至少一个第二栅极通孔。参考图2a，在栅极154上形成通孔vg3和vg4。在一些实施例中，通孔vg3和vg4电耦合至栅极154。
在操作1230中，形成导电线，该导电线通过多个导电通孔、多个导电部段、至少一个第一栅极通孔和至少一个第二栅极通孔耦合至栅极结构。在一些实施例中，栅极结构和导电线在第一方向(例如，y方向)上延伸。参考图2a，形成导电线171并且经由通孔vm1-vm2、vg3-vg4以及导电部段163和167将该导电线耦合至栅极154。如图2a所示，在一些实施例中，栅极154和导电线171在y方向上延伸。
在一些实施例中，导电线171的宽度与栅极154的宽度之比为大约1至大约20，导电线171的高度与栅极154的高度之比为大约1到大约40。
在一些实施例中，方法1200还包括形成晶体管m5的有源区域130a和晶体管m6的有源区域130b的操作。有源区域130a-130b在y方向上相互分离并且在x方向上延伸。在一些实施例中，通孔vg3在y方向上与有源区域130a的中心对齐，如图2a所示。
在一些实施例中，方法1200还包括在y方向上使栅极154的第一段与栅极154的第二段分离的操作。第一段是例如图6a的栅极154a，第二段是例如图6a的栅极154b。
在一些实施例中，如上所述，具有分开的段(例如，栅极154的栅极154a、154b)的导电路径的电阻大于栅极154的第一段和第二段合并时的电阻。
图13示出了根据本发明的一些实施例的栅极电阻的比较表。如上所述，栅极电阻(包括耦合至栅极结构的金属布线)响应于不同的布局而变化。在一些实施例中，情况a对应于一些方法，其提供连续的栅极结构和设置在其上的通孔，无其它针对本发明的导电线171或771配置的段。情况b对应于图8a的实施例。情况c对应于图10a的实施例。情况d对应于图2a的实施例。情况e对应于图6a的实施例。
如图13所示，将情况b与情况a进行比较，所具有的栅极电阻被称为1x，由于如图8a所示具有多个通孔vg73-vg74和附加的导电线771，情况b的栅极电阻为0.75x并且小于情况a的栅极电阻。换句话说，情况b比情况a提供了更多的导电路径。
将情况c与情况b进行比较，在情况c中栅极结构被剪切。较少的导电路径包括在情况c中，因此，情况c的栅极电阻为0.79x并且大于情况b的栅极电阻。
将情况d与情况b进行比较，情况d中的通孔位于有源区域的中心。如上所述，在一些实施例中，通过导电部段(图13中的m0层)和通孔传输的信号直接传递到栅极和有源区域中，而不在栅极中传递长的距离。因此，情况d的栅极电阻为0.52x并且小于情况b的栅极电阻。
将情况e与情况d进行对比，在情况e中栅极结构被剪切。较少的导电路径包括在情况e中，因此，情况e的栅极电阻为0.54x并且大于情况d的栅极电阻。
此外，在一些实施例中，即使情况c的栅极电阻大于情况b的栅极电阻，情况c中的金属布线的寄生电容的影响也由于分离的栅极而小于情况b。情况d和e之间的寄生电容的影响的比较类似于情况b和c。因此，这里省略重复的描述。
出于说明性目的，给出了图13的结构。各个实施都在本发明的预期范围内。例如，在一些实施例中，如图5a的实施例所示，当更多的通孔耦合至栅极时，栅极电阻减小。
现在参考图14。图14是根据本发明的一些实施例的用于设计集成电路的布局设计的电子设计自动化(eda)系统1400的框图。eda系统1400配置为实现图12中公开并结合图1a至图11进一步说明的方法1200的一个或多个操作。在一些实施例中，eda系统1400包括apr系统。
在一些实施例中，电子设计自动化系统1400是通用计算设备，通用计算设备包括硬件处理器1402和非瞬时计算机可读存储介质1404。特别是存储介质1404编有(即，存储着)计算机程序代码(指令)1406，即一组可执行的指令。硬件处理器1402执行指令1406表示(至少部分地)eda工具，该工具实现了例如方法1200的一部分或全部。
处理器1402通过总线1408电耦合至计算机可读存储介质1404。处理器1402还通过总线1408电耦合至输入/输出(i/o)界面1410和制造工具1416。网络界面1412也通过总线1408电连接至处理器1402。网络界面1412与网络1414连接，从而使处理器1402和计算机可读存储介质1404能够通过网络1414连接到外部元件中。处理器1402配置为执行计算机可读存储介质1404中编码的计算机程序代码1406，以使电子设计自动化系统1400可用于执行所描述的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器1402为中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1404是电子的、磁的、光的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储介质1404包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1404包括光盘只读存储器(cd-rom)、读写光盘存储器(cd-r/w)和/或数字视频光盘(dvd)。
在一个或多个实施例中，存储计算机程序代码1406的存储介质1404被配置为引起电子设计自动化系统1400(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的一部分或者全部。在一个或多个实施例中，存储介质1404也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储介质1404存储标准单元的集成电路布局图1420，标准单元包括本文公开的此类标准单元，例如，包括在上面关于图1a-图11讨论的集成电路100和/或700中的单元
eda系统1400包括i/o界面1410。i/o界面1410耦合至外部电路。在一个或多个实施例中，i/o界面1410包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于向处理器1402传送信息和命令的光标方向键。
eda系统1400还包含联接到处理器1402上的网络界面1412。网络界面1412允许eda系统1400与与一个或多个其他电脑系统连接的网络1414连通。网络界面1412包括无线网界面，例如蓝牙、无线局域网(wifi)、接入控制(wimax)、通用分组无线业务(gprs)或移动通信(wcdma)或有限网络界面，诸如以太网、通用串行总线(usb)或电子电气工程师协会-1464(ieee-1464)。在一个或多个实施例中，在两个或更多系统1400中实施所描述的工艺和/或方法的一部分或全部。
电子设计自动化系统1400还包括耦合至处理器1402上的制造工具1416。制造工具1416配置为根据处理器1402处理的设计文件来制造集成电路，例如，图1a-图11所示的集成电路100和/或700。
eda系统1400配置为通过i/o界面1410接收信息。通过i/o界面1410接收到的信息包括一个或多个指令、数据、设计规则、标准单元库和/或用于通过处理器1402处理的其他参数。信息通过总线1408被转移到处理器1402。电子设计自动化系统1400被配置为接收与通过i/o界面1410的用户界面(ui)有关的信息。该信息作为设计规约1422存储在计算机可读介质1404中。
在一些实施例中，所描述的工艺和/或方法的一部分或者全部被实施为由处理器执行的单独的软件应用。在一些实施例中，将所描述的工艺和/或方法的一部分或者全部实施为是另外的软件应用的一部分的软件应用。在一些实施例中，将所描述的工艺和/或方法的一部分或者全部实施为软件应用的插件。在一些实施例中，将所描述的工艺和/或方法中的至少一个实施为是eda工具的一部分的软件应用。在一些实施例中，将所描述的过程和/或方法的一部分或全部实施为由eda系统1400使用的软件应用。在一些实施例中，使用合适的布局产生工具来产生包括标准单元的布局图。
在一些实施例中，所述工艺作为存储在非临时性计算机可读记录介质中的程序功能被实现。非瞬时计算机可读记录介质的实例包括，但不限于，外部/可移除和/或内部/内建存储或记忆单元，例如，光盘，诸如数字视频光盘，磁盘，诸如硬盘，半导体存储器，诸如只读存储器、随机存取存储器和记忆卡等等中的一个或多个。
图15是根据一些实施例的ic制造系统1500以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用集成电路制造系统1500来制造以下两个中的至少一个：(a)一个或多个半导体掩模，或(b)半导体集成电路层中的至少一个元件。
在图15中，集成电路制造系统1500包括实体，诸如，设计室1520、掩模室1530和集成电路制备厂/制造厂(“fab”)1550，这些实体在与集成电路器件1560制造相关的设计、研发和制造周期和/或服务中交互。通过通信网络连接集成电路制造系统1500的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，单个实体拥有设计室1520、掩模室1530和ic制造厂/1550中的两个或更多个。在一些实施例中，设计室1520、掩模室1530和ic制造厂1550中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计组)1520生成集成电路设计布局图1522。ic设计布局图1522包括各种几何图案，例如，图2a、图3、图4a、图5a、图6a、图8a、图9a、图10a和/或图11中描绘的ic布局设计，设计用于ic器件1560，例如，以上针对图2a、图3、图4a、图5a、图6a、图8a、图9a、图10a和/或图11讨论的集成电路100和700。几何图案对应于构成待制造的集成电路器件1560的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种集成电路部件。例如，集成电路设计布局图1522的一部分包括待形成在半导体衬底(诸如，硅晶圆)上的各种集成电路部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部段或通孔以及被布置在半导体衬底上的各种金属层。设计室1520执行合适的设计工序以形成集成电路设计布局图1522。设计工序包括逻辑设计、物理设计或布局和布线中的一个或多个。集成电路设计布局图1522存在于具有几何图案的信息的一个或多个数据文件中。例如，集成电路设计布局图1522可以版图数据(gdsii)文件格式或dfii文件格式表达。
掩模室1530包括数据准备1532和掩模制造1544。掩模室1530使用集成电路设计布局图1522制造一个或多个掩模1545，用于根据集成电路设计布局图1522制造集成电路器件1560的各种层。掩模室1530执行掩模数据准备1532，其中，集成电路设计布局图1522被翻译成代表数据文件(“rdf”)。掩模数据准备1532向掩模制造1544提供代表数据文件。掩模制造1544包括掩模写入器。掩模写入器将代表数据文件转换为衬底上的图像，例如掩模(中间掩模)1545或半导体晶圆1553。由掩模数据准备1532操作ic设计布局图1522以遵守掩模写入器的特定性能和/或ic制造厂1550的需求。在图15中，数据准备1532和掩模制造1544被示出为单独的元件。在一些实施例中，数据准备1532和掩模制造1544能够共同被称为掩模数据准备。
在一些实施例中，数据准备1532包括光学邻近修正(opc)，opc使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。光学邻近修正调整ic设计布局图1522。在一些实施例中，数据准备1532还包括分辨率提高技术(ret)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ilt)，反光刻技术(ilt)将光学邻近修正视为反成像问题。
在一些实施例中，数据准备1532包括掩模规则检查器(mrc)，该mrc使用一组掩模创造规则检查已经在opc中进行了工艺处理的ic设计布局图1522，该一组掩模创造规则包含某些几何约束和/或连接约束以确保足够空间，以解决半导体制造工艺中的可变性等问题。在一些实施例中，mrc修改ic设计布局图1522以补偿掩模制造1544期间的限制，其可以撤消由opc执行的修改的一部分以满足掩模创建规则。
在一些实施例中，数据准备1532包括光刻工艺检查(lpc)，光刻工艺检查(lpc)模拟将由ic制造厂1550实施以制造ic器件1560的处理。光刻工艺检查基于ic设计布局图1522模拟该处理以创建模拟制造的器件，诸如，ic器件1560。光刻工艺检查模拟中的处理参数可包括与ic制造周期的各种工艺相关联的参数，与用于制造ic的工具相关联的参数、和/或制造工艺的其他方面。光刻工艺检查考虑到各种因素，诸如，航空图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)和其他合适的因素等等或其组合。在一些实施例中，已由lpc创建的模拟制造的器件之后，如果模拟的器件不够接近满足设计规则的形状，则重opc和/或mrc以进一步细化ic设计布局图1522。
应当理解的是，为了简要目的，已简化了数据准备1532的前述描述。在一些实施例中，数据准备1532包括附加部件，诸如逻辑运算(lop)，以根据制造规则来修改ic设计布局图1522。此外，可以各种不同的顺序执行在数据准备1532期间应用到ic设计布局图1522上的工艺。
在数据准备1532之后和掩模制造1544期间，基于ic设计布局图1522制造掩模1545或一组掩模1545。在一些实施例中，掩模制造1544包括基于ic设计布局图1522执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改后的ic设计布局图1522在掩模(光掩模或中间掩模)1545上形成图案。可在各种技术中形成掩模1545。在一些实施例中，使用二进制化技术形成掩模1545。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(uv)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模1545的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模1545。在掩模1545的相移掩模(psm)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，psm可为衰减的相移掩模或交替的psm。掩模制造1544生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆1553中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆1553中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。
ic制造厂1550包括晶圆制造1552。ic制造厂1550为ic制造业务，ic制造业务包括用于制造各种不同集成电路产品的一个或多个制备设施。在一些实施例中，ic制造厂1550为半导体代工厂。例如，可以有用于多个ic产品的前端制造(前道工序(feol)制造)的制备设施，同时第二制备设施可提供用于集成电路产品互连和封装的后端制造(后道工序(beol)制造)，并且第三制备设施可提供用于代工厂业务的其他服务。
ic制造厂1550使用掩模室1530制造的一个或多个掩模1545以制造ic器件1560。因此，ic制造厂1550至少间接使用ic设计布局图1522以制造ic器件1560。在一些实施例中，ic制造厂1550使用掩模1545来制造半导体晶圆1553，以形成ic器件1560。在一些实施例中，集成电路制造包括至少间接地基于ic设计布局图1522执行一个或多个光刻曝光。半导体晶圆1553包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆1553还包括各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)中的一个或多个。
如上所述，本发明的集成电路提供了用于在多级电路的栅极结构中传输信号的额外的导电路径。因此，栅极结构之间的布线所产生的电阻减小，从而电路性能相应地提升。
在一些实施例中，公开了一种半导体结构，包括：第一栅极和第二栅极，设置在第一层中并且在第一方向上相互对齐；至少一个第一栅极通孔和至少一个第二栅极通孔，第一栅极通孔设置在第一栅极上，第二栅极通孔设置在第二栅极上；第一导电部段和第二导电部段，设置在第一层之上的第二层中，其中第一和第二导电部段分别耦合至第一和第二栅极通孔；以及第一导电线，设置在第二层之上的第三层中并且在第一方向上延伸；其中，第一和第二栅极配置为第一逻辑电路的端子，其中，第一导电线经由第一连接通孔、第一导电部段和至少一个第一栅极通孔电耦合至第一栅极，以及其中，第一导电线经由第二连接通孔、第二导电部段和至少一个第二栅极通孔电耦合至第二栅极。在一些实施例中，第一和第二栅极作为在第一方向上延伸的栅极结构而相互连接。在一些实施例中，半导体结构还包括：第一有源区域和第二有源区域，在第一方向上相互分离，并且在不同于第一方向的第二方向上延伸；其中，至少一个第一栅极通孔包括多个第一栅极通孔，至少一个第二栅极通孔包括多个第二栅极通孔；其中，许多多个第一栅极通孔在第一方向上沿着第一有源区域的宽度对齐，许多多个第二栅极通孔在第一方向上沿着第二有源区域的宽度对齐。在一些实施例中，多个第一栅极通孔的数量随着第一有源区域的宽度增加而增加。在一些实施例中，至少一个第一栅极通孔和至少一个第二栅极通孔分别包括多个第一栅极通孔和多个第二栅极通孔，并且其中，多个第一栅极通孔的数量与多个第二栅极通孔的数量相同。在一些实施例中，半导体结构还包括：第一有源区域和第二有源区域，在第一方向上相互分离，并且在不同于第一方向的第二方向上延伸；其中，第一栅极通孔在第一方向上与第一有源区域的中心对齐，并且第二栅极通孔在第一方向上与第二有源区域的中心对齐。在一些实施例中，半导体结构还包括：第三栅极和第四栅极，设置在第一层中并且在第一方向上相互对齐；第三栅极通孔和第四栅极通孔，第三栅极通孔设置在第三栅极上，第四栅极通孔设置在第四栅极上；第三导电部段和第四导电部段，第三导电部段耦合至第三栅极，第四导电部段耦合至第四栅极，其中第三和第四导电部段设置在第二层中；以及第二导电线，设置在第三层中并且在第一方向上延伸；其中第三和第四栅极配置为第二逻辑电路的端子，第一和第二逻辑电路相互耦合。
还公开了一种集成电路，包括：第一对晶体管，包括：第一栅极，沿着第一方向延伸；及第一有源区域和第二有源区域，第二有源区域在第一方向上与第一有源区域分离，其中第一栅极穿过第一有源区域和第二有源区域；至少一个第一栅极通孔和至少一个第二栅极通孔，耦合至第一栅极，其中至少一个第一栅极通孔布置为相比于至少一个第二栅极通孔更靠近第一有源区域；以及第一导电线，电耦合至至少一个第一栅极通孔和至少一个第二栅极通孔；其中，至少一个第一栅极通孔、至少一个第二栅极通孔以及第一导电线包括在耦合至第一对晶体管的第一栅极的导电路径中。在一些实施例中，至少一个第一栅极通孔在第一方向上与第一有源区域的中心对齐。在一些实施例中，至少一个第一栅极通孔和至少一个第二栅极通孔分别包括多个第一栅极通孔和多个第二栅极通孔，并且其中，导电路径的电阻与多个第一栅极通孔的数量和多个第二栅极通孔的数量相关联。在一些实施例中，第一有源区域的宽度基于多个第一栅极通孔的数量。在一些实施例中，其中，第一栅极包括：第一部分和第二部分，第二部分在第一方向上与第一部分分离，其中，至少一个第一栅极通孔设置在第一栅极的第一部分上，并且至少一个第二栅极通孔设置在第一栅极的第二部分上。在一些实施例中，第一导电线的宽度与第一栅极的第一部分的宽度的比率为大约1至大约20。在一些实施例中，其中至少一个第一栅极通孔包括多个第一栅极通孔，并且其中，导电路径的电阻响应于多个第一栅极通孔的数量减少而增加。在一些实施例中，第一栅极通孔的数量随着第一有源区域的宽度变化而变化。在一些实施例中，集成电路还包括：第二对晶体管，包括：第二对晶体管中的第一晶体管的第二栅极；第二对晶体管中的第二晶体管的第三栅极，其中，第二栅极穿过第一有源区域，并且第三栅极穿过第二有源区域；第三栅极通孔，设置在第二栅极上；第四栅极通孔，设置在第三栅极上；以及第二导电线，电耦合至第三栅极通孔和第四栅极通孔。
还公开了一种方法，包括：形成第一类型的第一晶体管和不同于第一类型的第二类型的第二晶体管所共用的栅极结构；在栅极结构上形成至少一个第一栅极通孔和至少一个第二栅极通孔；以及形成经由多个导电通孔、多个导电部段、至少一个第一栅极通孔以及至少一个第二栅极通孔耦合至栅极结构的导电线；其中，栅极结构和导电线沿着第一方向延伸。在一些实施例中，导电线的宽度与栅极结构的宽度的比率为大约1至大约20，并且其中，导电线的高度与栅极结构的高度的比率为大约1至大约40。在一些实施例中，该方法还包括形成在第一方向上相互分离并且在不同于第一方向的第二方向上延伸的第一晶体管的第一有源区域和第二晶体管的第二有源区域，其中，至少一个第一栅极通孔在第一方向上与第一有源区域的中心对齐。在一些实施例中，至少一个第一栅极通孔和至少一个第二栅极通孔的数量随着栅极结构的长度变化而变化。
上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
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