一种Z2-FET器件及其制备方法、一种半导体器件

本发明涉及半导体领域，尤其涉及一种z²-fet器件及其制备方法、一种半导体器件。

背景技术：

随着晶体管特征尺寸的不断微缩，带来芯片集成度的不断提升，也导致器件的短沟道效应更加明显，研究具有陡峭开关特性的晶体管有利于克服标准mosfet的开关限制并实现低亚阈值摆幅(ss)。目前，具有两个前栅极的场效应二极管(fed)则表现出明显的开关和滞后现象，这可以用于静电放电(esd)保护。而由电子与空穴源极-漏极电流之间的相互作用，以及栅介质层中俘获表面电荷引起的注入势垒构成的反馈场效应晶体管(fb-fet)具有较小的亚阈值斜率(ss)和较高的开启电流(ion)。这些晶体管设计趋向于提升器件的开关特性。同时，这也为z²-fet的设计提供了思路，经过长期研究和开发，z²-fet在esd和存储器领域具有应用前景。

z²-fet(zerosubthresholdswingandzeroimpactionizationfet)器件类似于fed和fb-fet的正反馈，但不需要俘获表面电荷并且只需要一个前栅极，从而简化了器件结构及其制造工艺。z²-fet布局类似于非对称隧道fet(tfet)，其中一个注入势垒直接由前栅极(vg)控制，而另一个势垒则由背栅极(vbg)控制。器件在低工作电压下表现出陡峭的开关特性，并且在漏极电流–电压(id–vd)中具有较大的可控滞后现象。电子和空穴的注入势垒(vn和vp)由栅极控制。z²-fet不涉及碰撞电离和沟道掺杂。

如图1所示，对比文件1(wanj,royercl,zaslavskya,etal.asystematicstudyofthesharp-switchingz(2)-fetdevice:frommechanismtomodelingandcompactmemoryapplications[j].solidstateelectronics,2013,90(dec.):2-11.)中的z²-fet器件制备在fd-soi衬底上，器件具有硅(si)有源层和埋氧化物(box)层。在lg表示的区域中，沟道未被掺杂并且被栅极部分覆盖，在栅极和源极之间有一个剩余的非栅控区域lin。z²-fet源极(s)和漏极(d)具有相反的掺杂类型，器件的p-i-n结是正向偏置的。其中，电子和空穴势垒由前栅和后栅形成，不需要沟道掺杂或表面电荷。

同时，gaastackednanosheetfet的研究进展受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构是新型cmos器件的热门研究方向。新型的fishbonefet通过在堆叠纳米片器件增加支撑结构可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；可不采用复杂的内侧墙工艺，减小器件制备复杂度和电学特性波动性；同时，通过和衬底的连接可以增加导电沟道散热，改善自热效应；可以通过调节支撑结构的宽度和高度调节器件阈值，工艺上也降低了高k介质层和金属栅极的填充要求，有利于实现多阈值调控。

将z²-fet器件工作机制与新型fishbonefet结构相结合，这一方面可以利用多栅控制的前栅极结构有效控制电子的势垒，从而提升器件的栅控范围，同时在增加器件开关特性的同时也可以继续提升器件的工作电流，另一方面通过gesi/si异质结和叠层结构增加器件的驱动性能。所以，将新型fishbone器件结构与z²-fet结构的特性结合起来是一个具有挑战和发展优势的设计方向。接下来，提出了将二者设计相结合的器件结构和工艺流程。

技术实现要素：

针对上述技术问题，本发明提出了一种z²-fet器件及其制备方法、一种半导体器件。

本发明采用了如下技术方案：

一种型z²-fet器件，其特征在于：包括：

soi衬底；

纳米片堆栈部，其设置在所述soi衬底上，形成多个导电沟道；

环绕式栅极，其环绕于纳米堆栈部周围；

纳米片堆栈部包括；

纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；

所述第二半导体纳米片的宽度大于支撑结构的宽度；

纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；

源极和环绕式栅极之间设置有非栅控区域。

同时本发明还公开了一种z²-fet器件的制备方法，其特征在于：包括如下步骤：

提供soi衬底；

在衬底上外延生长第一半导体、第二半导体的超晶格叠层；

刻蚀超晶格叠层，形成多个鳍片；

在鳍片上形成伪栅(dummygate)；

在沿鳍线方向、伪栅两侧分别设置第二侧墙，其中源极端的第二侧墙厚度大于漏极端的第二侧墙厚度；

在鳍片两端外延生长掺杂类型相反的源极和漏极；

对鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性移除形成多个导电沟道的纳米堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放；

形成环绕式栅极，环绕于纳米堆栈部周围。

与现有技术相比，本发明具有以下有益的技术效果：

基于新结构fishbonefet的制备方法，将源漏掺杂类型相反，且源端underlap的器件结构设计为z²-fet，p型z²-fet采用sige纳米片和si支撑结构作为导电沟道；n型z²-fet采用si纳米片和sige支撑结构作为导电沟道，这种结构设计有利于增加z²-fet的驱动电流；纳米片和支撑结构相结合的设计有利于增加前栅极对于注入势垒的控制，同时，环栅结构的设计也有利于促进器件的尺寸微缩，提升栅控能力和大开比特性，使器件结构在纳米尺寸具有较好的电学特性。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

图1为现有技术z²-fet器件的示意图。

图2为本发明在衬底上生长超晶格示意图。

图3为本发明在超晶格上形成第一侧墙示意图。

图4为本发明刻蚀超晶格结构形成鳍片示意图。

图5为本发明去除第一侧墙的鳍片示意图。

图6为本发明在鳍片上形成伪栅示意图。

图7为本发明在伪栅两侧设置第二侧墙的俯视示意图。

图8为本发明形成第二侧墙沿x方向剖面示意图。

图9为本发明进行源漏刻蚀沿x方向剖面示意图。

图10为本发明外延生长源漏极、积淀隔离层沿x方向剖面示意图。

图11为本发明去除伪栅沿x方向剖面示意图。

图12为本发明p型器件纳米沟道释放沿y方向的纵向剖面示意图。

图13为本发明n型器件纳米沟道释放沿y方向的纵向剖面示意图。

图14a、b分别为本发明p、n型器件形成高k介电层沿y方向剖面示意图，图14c为x方向剖面示意图。

图15a、b分别为本发明p型z²-fet器件沿y、x方向剖面示意图。

图16a、b分别为本发明n型z²-fet器件沿y、x方向剖面示意图。

具体实施方式

以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

在本实施例中，提供一种用于制造z²-fet器件的方法。结合图1-16为本发明的z²-fet器件的制备工艺示意图，制备z²-fet器件100工艺包括：

如图1所述，提供衬底101，衬底101是适合于形成一个或多个ic器件的半导体晶圆的部分，在一个实施例中衬底101采用绝缘体上硅(silicononinsulator)。soi结构包括例硅制成的si半导体层101a，si半导体层101a位于被称为埋氧层(box)101b的绝缘层上，埋氧层101b位于由硅制成的si半导体支撑层101c上。

去除si半导体层101a表面的二氧化硅(sio2)后，外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层；超晶格结构中的每一层半导体厚度均在30纳米以下，最终生产出的厚度会直接决定纳米片通道的高度以及静电性能。

在一个实施例中，对于p型z²-fet器件，上述第一半导体201’/第二半导体202’超晶格为si/sige叠层，因此在si半导体层101a上表面继续生长si/sige叠层，如图2所述。在另一个实施例中，对于n型z²-fet器件，上述第一半导体201’/第二半导体202’超晶格为sige/si叠层，因此在si半导体层101a上表面继续生长sige/si叠层，如图2所示。

如图3所述，采用自对准的侧墙转移(sit)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(sinx),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层具体可为多晶硅(polysi，p-si)或非晶硅(a-si)302，刻蚀掉部分牺牲层302，生成氮化硅(sinx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(sinx)第一侧墙(spacers)301，所述氮化硅(sinx)第一侧墙301在光刻中起到硬掩膜(hardmask)的作用。

图4通过刻蚀工艺把外延生产的超晶格叠层做成多个周期分布的鳍片。以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电通道区，下部连接埋氧层101b，然后去除第一侧墙301形成如图4所示的鳍片。所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图4示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大约200nm，宽度大约为30nm。在此定义方向，x方向为鳍线方向，y方向为垂直鳍线的方法。

图5为采用刻蚀工艺去除第一侧墙301的鳍片。

如图6-7所示，在露出的鳍片上、与鳍线相垂直的方向(即y方向)上形成伪栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成伪栅。伪栅横跨鳍上部的超晶格叠层，多个伪栅沿着鳍线方向周期性分布的。伪栅所使用的材料可以是多晶硅(polysi，p-si)或非晶硅(a-si)。

如图8所示，在伪栅两侧、沿鳍线方向(即x方向)分别设置氮化硅(sinx)第二侧墙107a和107b，在x方向上靠近源极的第二侧墙107a的厚度大于靠近漏极的第二侧墙107b的厚度。

如图9-10所示，采用第二侧墙107a、107b和伪栅106作为掩膜，对超晶格叠层进行源漏刻蚀，清理出来的空间用于外延生长源极108a和漏极108b。可利用合适的方法如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selectiveepitaxialgrowth,seg)、类似方法或前述的组合形成源极/漏极区。对于在si半导体层101a上表面继续生长si/sige叠层的p型z²-fet器件，源极108a和漏极108b分别采用sige重掺杂硼(b)(sige:b)、sige重掺杂磷(p)(sige:p)。对于在si半导体层101a上表面继续生长sige/si叠层的n型z²-fet器件，源极108a和漏极108b分别采用si重掺杂硼(b)(si:b)、si重掺杂磷(p)(si:p)。源极108a和漏极108b的高度与超晶格叠层的高度相平。

接下来，如图10所示，在源极108a和漏极108b上分别沉积隔离层109，防止后续步骤中的栅极105与源极108a和漏极108b短路，并对隔离层109进行化学机械抛光，使其平坦化。

如图11所示，通过刻蚀工艺，将前述的多晶硅(polysi，p-si)或非晶硅(a-si)形成的伪栅刻106蚀掉，即去掉伪栅106。

如图12-13所示，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电通道区部分进行处理，移除每层第一半导体层201’的大部分，第一半导体层201’即为牺牲层，剩余的第一半导体层第一半导体层201’形成支撑结构201，连接相邻的第二半导体形成的纳米片202。纳米片202宽度wns范围为5-50nm，厚度tns范围为3-20nm，支撑结构201高度hsc范围为5-30nm，宽度wsc范围为3-40nm。

见图12，对于在si半导体层101a上表面继续生长si/sige超晶格叠层的pmos实施例，牺牲层为si层，选择性移除选择性大部分si层，保留sige层，剩余的si层为相邻sige层的支撑结构，位于相邻sige层之间的中间位置，形成sige水平叠层+si支撑结构为周期的堆栈的器件，纳米片sige的宽度wns大于支撑结构si的宽度wsc，从沿x方向看呈鱼骨状器件。选择性移除工艺中可使用相对于sige以较快的速率选择性地刻蚀si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。si半导体101a与超晶格叠层中的最底层的si层201’一同被刻蚀为支撑结构201与埋氧层101b相连接。

见图13，对于在si半导体层101a上表面继续生长sige/si超晶格叠层的nmos实施例，牺牲层为sige层，选择性移除选择性大部分sige层，保留si层，剩余的sige层为相邻si层的支撑结构，位于相邻si层之间的中间位置，形成si水平叠层+sige支撑结构为周期的堆栈的器件，纳米片si的宽度wns大于支撑结构sige的宽度wsc，从沿x方向看呈鱼骨状器件。选择性移除工艺中可使用相对于si以较快的速率选择性地刻蚀sige的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。si半导体101a形成为纳米片202与埋氧层101b相连接，

在一个实施例中，采用原子层刻蚀(ale)工艺实现纳米沟道释放，用于精确控制支撑结构的宽度。

如图12-13所示，选择性移除部分第一半导体层形成的支撑结构201和第二半导体层202形成的纳米层片叠成，形成了纳米堆栈部102。

接着，如图14所示，沉积高k介质层104，使得高k介质层104环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(sinx)侧墙表面107。高k介电层可具有高于约7.0的介电常数，可采用hfo2或al2o3。

接着，如图15-16所示，在伪栅106清理出来的空间、高k介质层104外沉积金属栅105，并进行对金属栅105进行化学机械抛光，使其平坦化。金属栅极105可为多层结构，金属栅105可采用金属铝(al)或钨(w)。利用化学气相沉积、物理气相沉积等工艺形成含金属栅。如图15-16所示出，金属栅极填充了伪栅106清理后的空间。

在一个实施例中，采用原子层沉积(ald)工艺逐层沉积高k介电层104和金属栅105，其中包括界面氧化层(il)、栅介质hfo2、阻隔层tin/tan、以及栅极金属(nmos：tialc；pmos：tin)，形成垂直堆叠的水平多层纳米片202和支撑结构201.

上述即为制备完整的z²-fet的工艺流程，形成了如图13所示的z²-fet器件。由此可见，支撑结构的存在简化了纳米片之间的高k介质和栅级金属的填充工艺，且可以利用支撑结构部分抑制底部寄生沟道的形成。

至此，提供了一种z²-fet器件器件结构，如图12-13、15-16所述，z²-fet器件100包括：其包括衬底101为绝缘体上硅(soi)，衬底101上层的si半导体上层101上包括由第一半导体形成的支撑结构201和第二半导体形成的纳米片202堆叠形成的堆栈部102。纳米片202宽度wns范围为5-50nm，厚度tns范围为3-20nm，支撑结构201高度hsc范围为5-30nm，宽度wsc范围为3-40nm。

对于p型z²-fet器件，相邻sige纳米片的支撑结构为si层，si位于相邻sige纳米片之间的中间位置，形成sige水平纳米片+si支撑结构为周期的堆栈的器件，支撑结构si的宽度wsc小于纳米片sige的宽度wns，从沿鳍线方向看呈鱼骨状器件。

对于n型z²-fet器件，相邻si纳米片的支撑结构为sige层，sige位于相邻si纳米片之间的中间位置，形成si水平纳米片+sige支撑结构为周期的堆栈的器件，支撑结构sige的宽度wsc小于纳米片si的宽度wns，从沿鳍线方向看呈鱼骨状器件。

环绕式栅极，其环绕于纳米堆栈部102周围；环绕式栅极由内及外具体包括高k介电层104和金属栅105。高k介质层环绕纳米堆栈部102表面，高k介电层可具有高于约7.0的介电常数，可采用hfo2或al2o3。

金属栅105位于高k介电质层204外，金属栅极105可为多层结构，金属栅105可采用金属铝(al)或钨(w)。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

基于新结构fishbonefet的制备方法，将源漏掺杂类型相反，且源端underlap的器件结构设计为z²-fet，p型z²-fet采用sige纳米片和si支撑结构作为导电沟道；n型z²-fet采用si纳米片和sige支撑结构作为导电沟道，有利于增加z²-fet的驱动电流；纳米片和支撑结构相结合的设计有利于增加前栅极对于注入势垒的控制，发明垂直堆叠的多层水平纳米片与支撑结构相结合的z²-fet新器件结构。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。