一种薄电容耦合晶闸管及薄电容耦合晶闸管的制备方法

本发明涉及半导体领域，尤其涉及一种薄电容耦合晶闸管及薄电容耦合晶闸管制备方法、一种半导体器件。

背景技术：

大规模集成电路和芯片的发展促进晶体管向着尺寸不断微缩，电学特性不断优化的趋势发展。而对于大功率集成电路，静电防护和器件的抗击穿特性十分重要。由两个碰撞电离触发的寄生双极晶体管构成的晶闸管具有陡峭的开关特性和较大的电流驱动，这种开关特性应用于集成电路有利于提升器件的亚阈值摆幅，并且单栅控制的电路也可以有效控制器件的开关状态。目前，基于soi衬底的薄电容耦合晶闸管在dram和sram的研究中展现了高速、低功耗的特性，这也有利于大规模集成电路的设计。

见图1，对比文件1(hyun-jinchonemati,f.roy,r.gupta,r.yang,k.ershov,m.banna,s.tarabbia,m.sailing.anovelcapacitor-lessdramcellusingthincapacitively-coupledthyristor(tcct)[c]//ieeeinternationalelectrondevicesmeeting.ieee,2005)中的薄电容耦合晶闸管(tcct)由晶闸管和栅电容直接连接在p基区的上方，tcct器件结构结合栅辅助开关的技术解决了传统晶闸管开关速度慢的问题，使tcct器件能以非常高的速度进行工作。tcct器件的晶闸管是一个p-n-p-n器件，有三个串联的pn结j1，j2和j3。在器件设计中不同区域的掺杂浓度不同，其中p型阳极区和n型阴极重掺杂，n型基区掺杂浓度降低，这有利于实现高击穿电压，栅极耦合于p型基区，控制器件的开关状态。

而gaastackednanosheetfet的研究进展受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构是新型cmos器件的热门研究方向。

gaastackednanosheetfet具有环栅结构和水平纳米片(ns)作为导电沟道的新型器件。新型的fishbonefet通过在堆叠纳米片器件增加支撑结构可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；可不采用复杂的内侧墙工艺，减小器件制备复杂度和电学特性波动性；同时，通过和衬底的连接可以增加导电沟道散热，改善自热效应；可以通过调节支撑结构的宽度和高度调节器件阈值，工艺上也降低了高k介质层和金属栅极的填充要求，有利于实现多阈值调控。

薄电容耦合晶体管(tcct)展现出了明显的开关特性，基于体硅的fishbonefet设计可以结合tcct的设计方法，将其设计成为一个电容耦合的晶闸管，这将显著提升器件的开关特性和亚阈值摆幅，同时也可以利用fishbonefet优异的电流驱动特性提升器件的工作电流，并且体硅与衬底的连接也有利于器件散热问题的解决。

技术实现要素：

针对上述技术问题，本发明提出了一种薄电容耦合晶闸管及其制备方法、一种薄电容耦合晶闸管，本发明采用了如下技术方案：

一种薄电容耦合晶闸管，其特征在于：包括：

衬底；

衬底上包括依次连接的阳极区、n基区、p基区、阴极区；

所述p基区为纳米片堆栈部，所述纳米堆栈部形成多个导电沟道，纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；

环绕式栅极，其环绕于纳米堆栈部周围。

同时本发明还公开了一种薄电容耦合晶闸管的制备方法，其特征在于：包括如下步骤：

提供衬底；

在衬底上外延生长第一半导体、第二半导体的超晶格叠层；

刻蚀超晶格叠层，形成多个鳍片；

在鳍片上形成伪栅；

通过掩膜刻蚀和外延生长依次在鳍片上形成阴极区、n基区、阳极区、p基区；

对鳍片上、伪栅下剩余的第一半导体、第二半导体的超晶格叠层进行选择性移除形成多个导电沟道的纳米堆栈部以形成p基区，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放；

形成环绕式栅极，环绕于纳米堆栈部周围。

与现有技术相比，本发明具有以下有益的技术效果：

将新fishbonefet设计为电容耦合晶闸管类型可以显著提升器件的亚阈值特性；利用多层纳米片和支撑结构相结合的设计可以显著提升器件的工作电流；电容耦合晶闸管采用si纳米片作为导电沟道，sige作为支撑结构，这有利于显著提升沟道载流子浓度；具有部分环栅结构的栅极结构可以有效控制电容耦合晶闸管的工作状态；通过调节纳米片和支撑结构的宽度与高度可以调控器件的栅极电容和导电沟道特性。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

图1为现有技术中的薄电容耦合晶闸管示意图。

图2为本发明在衬底上生长超晶格沿垂直鳍线方向的纵向剖面示意图。

图3为本发明在超晶格叠层上形成第一侧墙沿垂直鳍线方向的纵向剖面示意图。

图4为本发明刻蚀超晶格叠层形成鳍片沿垂直鳍线方向的纵向剖面示意图。

图5为本发明去除第一侧墙、形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。

图6为本发明在鳍片上形成伪栅的俯视图，x线为沿着鳍线方向鳍片的中心线，y线为垂直鳍线方向鳍片的中心线。

图7a、b为本发明在鳍片上形成伪栅沿y线、x线的纵向剖面示意图。

图8a、b为本发明在积淀第二侧墙沿y线、x线的纵向剖面示意图。

图9-11为本发明刻蚀第二侧墙、刻蚀对应的超晶格叠层、外延生长阴极区沿y线、x线的纵向剖面示意图。

图12-14为本发明积淀第三侧墙沿、刻蚀第三侧墙、刻蚀对应的超晶格叠层、外延生长n基区沿y线、x线的纵向剖面示意图。

图15a、b为本发明去掉第三侧墙、积淀第四侧墙沿y线、x线的纵向剖面示意图。

图16为本发明刻蚀第四、二侧墙、刻蚀对应的超晶格叠层、外延生长阳极区沿x线的纵向剖面示意图。

图17a、b为去掉伪栅顶部的第四、二侧墙沿y线、x线的纵向剖面示意图，图17c为积淀隔离层沿x线的纵向剖面示意图。纳米沟道释放沿垂直鳍线方向的纵向剖面图。

图18a、b为本发明去掉伪栅沿y线、x线的纵向剖面示意图。

图19为本发明纳米堆栈部示意图。

图20为本发明形成高k介电层沿y线、x线的纵向剖面示意图。

图21为本发明形成金属栅沿y线、x线的纵向剖面示意图。

具体实施方式

以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

在本实施例中，提供一种用制备薄电容耦合晶闸管器件的方法。图2-21为本发明的薄电容耦合晶闸管器件100的制备工艺示意图，制备薄电容耦合晶闸管器件100工艺包括：

如图2所述，提供衬底101，可为体硅(bulksilicon)。

衬底101是适合于形成一个或多个ic器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底101中通过注入p型杂质离子，比如硼(b)离子，扩散，退火后形成高掺杂p阱区，达到所需阱深。

去除体硅衬底表面的二氧化硅(sio2)，并在体硅衬底上外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层。超晶格叠层外延过程中分别调控sige厚度和si厚度。在一个实施例中，上述第一半导体201’/第二半导体202’超晶格叠层为sige/si叠层。

如图3所述，采用自对准的侧墙转移(sit)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(sinx),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层302具体可为多晶硅(polysi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层302，积淀氮化硅(sinx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(sinx)第一侧墙(spacers)301，所述氮化硅(sinx)第一侧墙301在光刻中起到硬掩膜(hardmask)的作用。

通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片。以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图4所示的鳍片。所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀(rie)。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图4示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大100nm-400nm，宽度大约为20-200nm。在此定义方向，x方向为鳍线方向，y方向为垂直鳍线的方法。

如图5所示，在相邻的两个鳍之间设置浅沟槽隔离(shallowtrenchisolation,sti)区103，介电绝缘材料沉积邻近于鳍片以形成浅沟槽隔离区103。浅沟槽隔离区103可由合适的介电材料所形成，如二氧化硅(sio2)、氮化硅(sinx)等。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出。

图6中设置了x、y两条虚线，x线为沿鳍线方向、鳍片的中心线，y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以x、y两条线的剖面示意图，在此定义方向，x方向为鳍线方向，y方向为垂直鳍线的方向。如图7a、b分别为沿y方向的剖面图和沿x方向的剖面图，在露出的鳍片上、与鳍线相垂直的方向(即y方向)上形成伪栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成伪栅106。伪栅106横跨鳍上部的超晶格叠层，多个伪栅106可沿着鳍线方向(即x方向)周期性分布的。对于单个器件来说，伪栅106的位置在x方向偏离鳍片的中心的位置，这么设置是为了后续设置tcct器件的栅极。伪栅106所使用的材料可以是多晶硅(polysi，p-si)或非晶硅(a-si)。

如图7所示，在整个器件上表面积淀氮化硅(sinx)第二侧墙107，第二侧墙107设置在伪栅106顶部及未被伪栅106覆盖的超晶格叠层顶部。

刻蚀掉部分氮化硅(sinx)第二侧墙107，在x方向刻蚀掉超晶格顶部、伪栅106较小一侧的部分第二侧墙107，形成如图9b所述的第二侧墙107a。

以第二侧墙107a为掩膜，刻蚀超晶格叠层，进行阴极刻蚀，刻蚀至衬底101，见图10。

见图11，在阴极刻蚀清理出来的空间外延生长阴极区108a。在一个实施例中，在体硅衬底101中为n型掺杂时，阴极区108a采用外延生长硅(si)，重掺杂磷(p)。

接下来在整个器件上表面再积淀一层氮化硅(sinx)形成第三侧墙107b,然后刻蚀掉在x方向伪栅106另一侧、较大部分的部分第二侧墙107a、第三侧墙107b，形成如图12所述的侧墙。以图12的侧墙为掩膜，刻蚀超晶格叠层，进行n基区刻蚀，刻蚀至衬底101，见图13。

见图14，在阴极刻蚀清理出来的空间外延生长n基区108b。在一个实施例中，在体硅衬底101中为n型掺杂时，n基区108b采用外延生长硅(si)，轻掺杂磷(p)。

去掉第三侧墙107b，然后在器件顶部积淀第四侧墙107c,见图15。

以第二侧墙107a和第四侧墙107c为掩膜，刻蚀超晶格叠层，进行阳极刻蚀，刻蚀至衬底101，见图16a、b。

见图16c，在阳极刻蚀清理出来的空间外延生长阳极区108c。在一个实施例中，在体硅衬底101中为p型掺杂时，阳极区108c采用外延生长硅(si)，重掺杂硼(b)。

见图17b，刻蚀掉伪栅106上的部分第二侧墙107a和第四侧墙107c，并在第二侧墙107a和第四侧墙107c两侧、沿x方向积淀隔离层109，防止后续步骤中的栅极105与阳极区108c、阴极区108a短路，并对隔离层109进行化学机械抛光，使其平坦化。

如图18a、b所示，通过刻蚀工艺，将前述的多晶硅(polysi，p-si)或非晶硅(a-si)形成的伪栅刻106蚀掉，即去掉伪栅106。

如图19所示，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区部分进行处理，移除每层第一半导体层201’的大部分，第一半导体层201’即为牺牲层，剩余的第一半导体层201’形成支撑结构201，连接相邻的第二半导体形成的纳米片202。纳米片202宽度wns范围为5-50nm，厚度tns范围为3-20nm，支撑结构201高度hsc范围为5-30nm，宽度wsc范围为3-40nm。最底层的支撑结构201与衬底101相连接。

在一个实施例中，牺牲层为sige层，选择性移除选择性大部分sige层，保留si层，剩余的sige层为相邻si层的支撑结构，位于相邻si层之间的中间位置，形成si水平叠层+sige支撑结构为周期的堆栈的器件，支撑结构sige的宽度wsc小于纳米片si的宽度wns，从沿x方向看呈鱼骨状器件。选择性移除工艺中可使用相对于si以较快的速率选择性地刻蚀sige的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。

在一个实施例中，采用原子层刻蚀(ale)工艺实现纳米沟道释放，用于精确控制支撑结构的宽度。

如图19所示，选择性移除部分第一半导体层形成的支撑结构201和第二半导体层202形成的纳米层片叠成，形成了纳米堆栈部102。

接着，如图20所示，沉积高k介质层104，使得高k介质层104环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(sinx)侧墙表面107。高k介电层可具有高于约7.0的介电常数，可采用hfo2或al2o3。

接着，如图21所示，在伪栅106清理出来的空间、高k介质层104外沉积金属栅105，并进行对金属栅105进行化学机械抛光，使其平坦化。金属栅极105可为多层结构，金属栅105可采用金属铝(al)或钨(w)。利用化学气相沉积、物理气相沉积等工艺形成含金属栅。如图21中所示出，金属栅105极填充了伪栅106清理后的空间。

在一个实施例中，采用原子层沉积(ald)工艺逐层沉积高k介电层104和金属栅105，其中包括界面氧化层(il)、栅介质hfo2、阻隔层tin/tan、以及栅极金属(nmostiaalc；pmostin)，形成垂直堆叠的水平多层纳米片202和支撑结构201。

上述即为制备完整的薄电容耦合晶闸管器件的工艺流程，形成了如图21所示的薄电容耦合晶闸管器件。由此可见，支撑结构的存在简化了纳米片之间的高k介质和栅级金属的填充工艺，且可以利用支撑结构部分抑制底部寄生沟道的形成。

在一个实施例中，薄电容耦合晶闸管可采用绝缘体上硅(silicon-on-insulator，soi)作为衬底，直接在绝缘层sio2上外延生长超晶格叠层，其余工艺流程与前述以体硅为衬底的薄电容耦合晶闸管工艺流程相同，在此不再赘述。衬底101替换为soi衬底可以有效抑制器件的衬底泄漏电流。

至此，提供了一种薄电容耦合晶闸管器件结构，结合图21、19所示，薄电容耦合晶闸管器件100包括：其包括衬底101，衬底101上包括依次连接的阳极区108c、n基区108b、p基区、阴极区108a。衬底101为体硅或绝缘体上硅，阳极区108c和阴极区108a为重掺杂，n基区108b为轻掺杂。

所述p基区为纳米片堆栈部102，所述纳米堆栈部102形成多个导电沟道，纳米片堆栈部包括；纳米片202形成的叠层及位于相邻纳米片202之间的支撑结构201，支撑结构201是第一半导体形成的，纳米片202是第二半导体形成的；所述纳米片202的宽度大于支撑结构201的宽度；在一个实施例中，上述第一半导体为sige、第二半导体si，形成si水平叠层+sige支撑结构为周期的堆栈的器件，从沿鳍线方向看呈鱼骨状器件。

纳米片202宽度wns范围为5-50nm，厚度tns范围为3-20nm，支撑结构201高度hsc范围为5-30nm，宽度wsc范围为3-40nm。最底层的支撑结构201与衬底101相连接。

环绕式栅极，其环绕于纳米堆栈部102周围；环绕式栅极由内及外具体包括高k介电层104和金属栅105。高k介质层环绕纳米堆栈部102表面，高k介电层可具有高于约7.0的介电常数，可采用hfo2或al2o3。

金属栅105位于高k介电质层204外，金属栅极105可为多层结构，金属栅105可采用金属铝(al)或钨(w)。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

将新fishbonefet设计为电容耦合晶闸管类型可以显著提升器件的亚阈值特性；利用多层纳米片和支撑结构相结合的设计可以显著提升器件的工作电流；电容耦合晶闸管采用si纳米片作为导电沟道，sige作为支撑结构，这有利于显著提升沟道载流子浓度；具有部分环栅结构的栅极结构可以有效控制电容耦合晶闸管的工作状态；通过调节纳米片和支撑结构的宽度与高度可以调控器件的栅极电容和导电沟道特性。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。