半导体电路结构和半导体结构的制作方法

本发明的实施例涉及半导体电路结构和半导体结构。

背景技术：

集成电路已经发展到具有较小部件尺寸(诸如7nm、5nm和3nm)的先进技术。在这些先进技术中，栅极节距(间距)不断缩小，因此引发了各种性能和可靠性问题，诸如覆盖偏移、接触件与栅极桥接问题、寄生电容增大和电路时序问题。此外，通常需要三维晶体管(诸如在鳍型有源区域上形成的那些)以增强器件性能。在鳍型有源区域上形成的那些三维场效应晶体管(fet)也称为finfet。其他三维场效应晶体管包括全环栅fet。这些fet需要窄鳍宽度以用于短沟道控制，这导致比平面fet的源极/漏极区域更小的源极/漏极区域。这将进一步减小对准裕度，并且为了进一步缩小器件节距和增大封装密度而引起各种问题。随着器件尺寸的按比例缩小，现有的电路结构面临各种挑战，包括短路、泄漏、路由电阻、对准裕度、布局灵活性和封装密度。因此，需要用于晶体管的结构和方法来解决这些问题，以提高电路性能和可靠性。

技术实现要素：

本发明的实施例提供了一种半导体电路结构，包括：半导体衬底，具有第一电路区域和第二电路区域；有源区域，从所述半导体衬底延伸并且由隔离部件围绕；第一晶体管，包括形成在所述有源区域上并且设置在所述第一电路区域中的第一栅极堆叠件，所述第一栅极堆叠件具有小于参考节距的第一栅极节距；以及第二晶体管，包括形成在所述有源区域上并且设置在所述第二电路区域中的第二栅极堆叠件，所述第二栅极堆叠件具有大于所述参考节距的第二栅极节距，其中，所述第二晶体管是高频晶体管，并且所述第一晶体管是逻辑晶体管。

本发明的另一实施例提供了一种半导体电路结构，包括：半导体衬底，具有第一电路区域和第二电路区域；逻辑晶体管，包括设置在所述第一电路区域中的第一栅极堆叠件，所述第一栅极堆叠件具有第一栅极节距；高频晶体管，包括设置在所述第二电路区域中的第二栅极堆叠件，所述第二栅极堆叠件具有大于所述第一栅极节距的第二栅极节距；第一伪区域和第二伪区域，所述第一伪区域围绕所述逻辑晶体管，所述第二伪区域围绕所述高频晶体管；以及保护环，设置在所述第二电路区域和所述第二伪区域之间，其中，所述第一伪区域包括第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的第三栅极节距；并且所述第二伪区域包括第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的第四栅极节距。

本发明的又一实施例提供了一种半导体结构，包括：半导体衬底，具有第一电路区域和第二电路区域；逻辑晶体管，包括设置在所述第一电路区域中的第一栅极堆叠件，所述第一栅极堆叠件具有第一栅极节距和第一栅极高度；高频晶体管，包括设置在所述第二电路区域中的第二栅极堆叠件，所述第二栅极堆叠件具有大于所述第一栅极节距的第二栅极节距和小于所述第一栅极高度的第二栅极高度；第一伪区域和第二伪区域，所述第一伪区域围绕所述逻辑晶体管，所述第二伪区域围绕所述高频晶体管；以及保护环，设置在所述第二电路区域和所述第二伪区域之间，其中，所述第一伪区域包括第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的第三栅极节距，并且所述第二伪区域包括第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的第四栅极节距。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a是在一个实施例中根据本发明的各个方面构造的集成电路(ic)结构的顶视图。

图1b、图1c、图1d和图1e是在一个实施例中根据本发明的各个方面构造的图1a的ic结构的截面图。

图2a和图2b是在一个实施例中根据本发明的各个方面构造的ic结构的部分的截面图。

图3、图4a和图4b是根据各个实施例构造的ic结构的顶视图。

图5、图6和图7是根据各个实施例构造的ic结构的截面图。

图8、图9和图10是根据一些实施例的ic结构中的栅极的截面图。

具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，在下面的本发明中，位于另一部件上、连接至另一部件和/或耦接至另一部件的部件的形成可以包括其中部件形成为直接接触的实施例，并且还可以包括其中可以形成介于部件之间的附加部件，使得部件可以不直接接触的实施例。另外，为了使本发明容易地描述一个部件与另一个部件的关系，使用在空间相对用语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在覆盖包括部件的器件的不同定向。更进一步，当用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖包括所述数字的合理范围内的数字，诸如本领域技术人员所理解的所描述的数字的+/-10％或其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本申请涉及具有场效应晶体管(fet)的半导体电路结构及其制造工艺，尤其涉及多节距栅极。集成电路包括集成在一起的各种器件和各种功能块。不同的功能块或器件具有不同的设计和性能要求，但制造在同一芯片上。制造难以适应不同的功能块，因此损害了电路性能。本发明的一般目的包括设计具有针对相应功能块或诸如逻辑器件和高频器件的不同类型的器件而定制的多节距的栅极布局。半导体电路结构的一般结构包括具有配置为不同节距的栅极的场效应晶体管。在一个示例性结构中，栅极布局包括用于逻辑器件的配置为具有较小的节距ps的第一组栅极，以及用于高频器件(诸如射频器件)的配置为具有较大的节距p1的第二组栅极。较小的节距ps小于参考节距，而较大的节距p1大于参考节距，参考节距可以基于包括电路规格、器件特性和制造技术的各种因素来确定。在一些实施例中，参考节距根据第一晶体管和第二晶体管的制造技术和特性来确定。在各个实施例中，半导体电路结构中的栅极布局包括不同的节距、不同的尺寸(诸如长度和宽度)、不同的间隙、不同数量的栅极分组、不同的组分、周围区域中的不同设计、不同的配置或它们的组合。在一些示例中，伪栅极配置在具有不同配置和不同功能的功能块周围，诸如伪栅配置在高频器件块周围以用作保护环。

此外，用于不同功能块的栅极的不同设计与制造负载效应结合，在不同块中生成不同的栅极结构。这些差异包括栅极的几何形状、尺寸、材料轮廓和结构，可以对它们进行调节以增强相应的器件性能。在附图中提供了半导体电路结构及其制造方法的更多细节。

本发明提供了形成在半导体衬底上的集成电路(ic)的各个实施例。集成电路具有可以与各种标准单元结合的设计布局。标准单元是预先设计的ic结构，以在单独的ic设计中重复使用。有效的ic设计布局包括各种预先设计的标准单元以及为提高电路性能和减小电路面积而放置那些标准单元的预定规则。

图1a是集成电路(ic)结构(或半导体结构)100的顶视图，并且图1b、图1c和图1d是在一个实施例中分别根据本发明的各个方面构造的沿着图1a的虚线aa’、bb’和cc’的ic结构100的截面图。在一些实施例中，ic结构100形成在平坦的有源区域上并且包括效应晶体管(fet)。在一些实施例中，ic结构100形成在鳍有源区域上并且包括鳍式场效应晶体管(finfet)。在一些实施例中，ic结构100包括形成在垂直堆叠的沟道上的fet(也称为全环栅晶体管)。以ic结构100为例进行说明，共同描述ic结构及其制造方法。

在各个实施例中，ic结构100包括集成在同一衬底上的各种电路模块。那些电路模块(或简称为电路)可以具有不同的功能或不同的电路特性。那些电路模块放置在衬底的不同电路区域上，相邻或相隔一定距离，或具有不同的周围环境。例如，ic结构100包括设置在衬底102上的第一电路区域120和第二电路区域122。ic结构100可以包括与第一电路区域和第二电路区域类似或不同的附加电路区域。例如，ic结构100包括其他逻辑电路区域、其他rf电路区域、其他电路区域，诸如存储器区域、图像传感器区域、模拟电路区域或它们的组合。在一些实施例中，形成在第一电路区域120中的第一电路是逻辑电路，并且形成在第二电路区域122中的第二电路是射频(rf)电路。rf电路通常要求高频和高速，因此要求较小的寄生电容。在一些实施例中，ic结构还包括形成在第三电路区域中的第三电路，其中第三电路是包括配置为阵列的各种存储器器件(诸如静态随机存取存储器(sram)单元)的存储器电路。

那些电路区域可以包括通过预定规则放置为ic布局的一个或多个标准单元。那些标准单元在集成电路设计中反复使用，因此根据制造技术预先设计，并且保存在标准单元库中。ic设计人员可以检索那些标准单元，合并到它们的ic设计中，并且根据预定的放置规则放置为ic布局。例如，逻辑标准单元可以包括各种基本电路器件，诸如反相器、and、nand、or、xor和nor、触发器电路、锁存器或它们的组合，它们在数字电路设计的应用中非常流行，诸如中央处理器(cpu)、图形处理器(gpu)和片上系统(soc)芯片设计。

ic结构100包括半导体衬底102。半导体衬底102包括硅。可选地，衬底102可以包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102还包括绝缘体上硅(soi)衬底。使用注氧隔离(simox)、晶圆接合和/或其他合适的方法来制造soi衬底。

衬底102还包括各种隔离部件104，诸如形成在衬底102上的隔离部件，从而在衬底102上限定各种有源区域106。隔离部件104利用隔离技术，诸如浅沟槽隔离(sti)，以限定和电隔离各个有源区域。每个有源区域106由连续的隔离部件围绕，使得它与其他相邻的有源区域分隔开。隔离部件104包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。隔离部件104通过任何合适的工艺形成。作为一个示例，形成sti部件包括光刻工艺以暴露部分衬底，在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，用一种或多种介电材料填充沟槽(例如，通过使用化学气相沉积工艺)，以及通过抛光工艺(诸如化学机械抛光(cmp)工艺)平坦化衬底并且去除介电材料的过量部分。在一些示例中，填充的沟槽可以具有多层结构，诸如热氧化物衬垫层和氮化硅或氧化硅的填充层。

有源区域106是具有半导体表面的区域，其中形成各种掺杂部件并且各种掺杂部件配置为一个或多个器件，诸如二极管、晶体管和/或其他合适的器件。有源区域可以包括与衬底102的体半导体材料的半导体材料类似(诸如硅)的半导体材料，或者可以包括不同的半导体材料，诸如硅锗(sige)、碳化硅(sic)或通过外延生长形成在衬底102上的多个半导体材料层(诸如交替的硅层和硅锗层)，以用于性能增强，诸如应变效应以增大载流子迁移率。

在一些实施例中，有源区域106是三维的，诸如在隔离部件之上延伸的鳍有源区域。鳍有源区域106从衬底102突出到隔离部件104之上，并且具有三维轮廓，以在fet的沟道和栅电极之间更有效地耦接。特别地，衬底102具有顶面，并且鳍有源区域106具有位于衬底102的顶面之上的顶面106a。可以通过选择性蚀刻以使隔离部件凹进或选择性外延生长以生长具有与衬底102相同或不同的半导体的有源区域或它们的组合来形成鳍有源区域106。

半导体衬底102还包括配置为形成各种器件或器件的组件(诸如场效应晶体管的源极部件和漏极部件)的各种掺杂部件，诸如n型掺杂阱、p型掺杂阱、源极部件和漏极部件、其他掺杂部件或它们的组合。在图1a所示的本示例中，ic结构100包括负掺杂阱(也称为n阱)108和正掺杂阱(也称为p阱)110。n阱108包括负掺杂剂，诸如磷。并且p阱110包括正掺杂剂，诸如硼。n阱108和p阱110通过合适的技术形成，诸如离子注入、扩散或它们的组合。在本实施例中，在n阱108中形成一个有源区域106，并且在p阱110中形成另一有源区域106。

图1c以截面图进一步示出了隔离部件104和层间介电(ild)层140。特别地，衬底102的顶面限定为与隔离部件104的顶面齐平的表面，并且称为102a，而鳍有源区域106的顶面称为106a。

各种ic器件形成在半导体衬底102上。ic器件包括鳍式场效应晶体管(finfet)，并且还可以包括二极管、双极晶体管、图像传感器、电阻器、电容器、电感器、存储器单元或它们的组合。在图1a中，提供示例性的fet仅用于说明。

ic结构100还包括具有在第一方向(x方向)定向的伸长形状的各种栅极(或栅极堆叠件)112。在本实施例中，x和y方向是正交的，并且限定了半导体衬底102的顶面。栅极堆叠件包括栅极介电层和栅电极。栅极堆叠件是fet的部件，并且与其他部件一起起作用，诸如源极/漏极(s/d)部件和沟道，其中，沟道是直接位于栅极堆叠件下面的有源区域的部分；并且s/d部件位于有源区域中，并且设置在栅极堆叠件的两侧上。在本实施例中，第一电路区域120和第二电路区域122中的栅极堆叠件分别称为栅极堆叠件(或简称为栅极)112a和112b。注意，栅极堆叠件(或栅极)不应与逻辑门(诸如nor逻辑门)混淆。

ic结构100还可以包括设置在半导体衬底102上的一些伪栅极堆叠件。伪栅极不是栅极，并且不用作栅极。相反，伪栅极设置为用于其他目的，诸如调节图案密度和/隔离。伪栅极可以具有与功能栅极112类似的结构。可选地，在一些情况下，伪栅极可以具有不同的结构，或者甚至可以是包括一种或多种介电材料并且用作隔离部件的介电部件(也称为介电栅极)。

伪栅极在形成方面类似于栅极112。在一些实施例中，栅极112和伪栅极通过诸如后栅极工艺的工序共同形成。在进一步的实施例中，首先通过沉积和图案化来形成初始伪栅极，其中，图案化还包括光刻工艺和蚀刻。之后，通过沉积栅极介电层和栅电极来替换初始伪栅极的子集以形成栅极112，而通过沉积介电材料来替换其余初始伪栅极以形成介电栅极。此外，伪栅极不同地设置和配置，因此具有不同的功能。在所示的实施例中，一些介电栅极放置在电路模块之间的边界区域上或标准单元的边界上，以用作隔离件以将一个标准单元与相邻的标准单元分隔开，并且考虑到一个或多个考虑因素，诸如相邻fet之间的隔离和调整图案密度，一些介电栅极放置在标准单元内部或电路区域中的电路模块内部。因此，伪栅极提供相邻ic器件之间的隔离功能，并且另外提供图案密度调整以用于改进的制造，诸如蚀刻、沉积和cmp。

在本实施例中，ic结构100包括用于逻辑电路的第一电路区域120和用于rf电路的第二电路区域122。两个电路区域120和122可以彼此相邻放置或由包括多个伪栅极的伪区域分隔开一定距离。

在所示的实施例中，ic结构100包括n阱108中的第一有源区域106和p阱110中的第二有源区域106。第一电路区域120中的栅极112a可以沿着x方向从第一有源区域106(在n阱108中)连续地延伸至第二有源区域106(在p阱110中)。类似地，第二电路区域122中的栅极112b可以沿着x方向从第一有源区域106(在n阱108中)连续地延伸至第二有源区域106(在p阱110中)。

在针对与相应的栅极、相应的有源区域和相应的电路区域相关联的每个晶体管形成的源极126、漏极128和沟道130的情况下，第一电路区域120包括位于n阱108中的一个p型fet(pfet)132和位于p阱110中的一个n型fet(nfet)134；并且第二电路区域122包括位于n阱108中的一个pfet136和位于p阱110中的一个nfet138。在本实施例中，第一电路区域120中的pfet132、nfet134和其他fet集成以形成功能电路块，诸如逻辑电路；并且第二电路区域122中的pfet136、nfet138和其他fet集成以形成另一个功能电路块，诸如rf电路。

为了说明起见，图1a至图1d仅提供了具有第一电路区域120和第二电路区域122的示例性ic结构100。然而，应当理解，ic结构100可以包括以各种配置添加的附加电路区域和一些伪区域(或填充区域)。在一些实施例中，各个电路区域由相应的伪区域围绕。例如，取决于单独的设计，可以以类似的配置将附加电路区域和伪区域添加到图1a的左边缘、右边缘、上边缘和/或下边缘。其他图中的ic结构(诸如下面讨论的那些)也应类似地理解。如图1b所示，以级联模式配置两个或多个电路区域。

特别地，第一电路区域120中的栅极112a和第二电路区域122中的栅极112b具有不同的节距。节距限定为栅极的阵列的周期性距离，诸如栅极的阵列中的两个相邻栅极的中心到中心的距离。在本实施例中，栅极112a具有第一节距p1，并且栅极112b具有大于第一节距p1的第二节距p2。例如，第一节距p1小于参考节距，并且第二节距p2大于参考节距。参考节距根据第一晶体管和第二晶体管的制造技术和特性来确定。在所示的实施例中，参考节距为100nm。例如，第一节距p1小于100nm，并且第二节距p2大于100nm。在一些实施例中，比率p2/p1足够大，诸如大于1.5，以实现具有相应的栅极轮廓的预期的电路性能增强，这将在后面进一步详细描述。在一些实施例中，比率p2/p1在1.2与2之间的范围内。第一节距p1和第二节距p2可以分别调节以用于相应的电路性能。因此，第二电路区域122中的rf电路可以具有较大的节距、较小的寄生电容和高频性能，而第一电路区域120中的逻辑电路可以具有较小的节距和较高的封装密度而不会降低整体电路性能。

另外，栅极112a和112b在栅极节距、栅极尺寸、栅极结构、栅极轮廓、栅极定向、栅极配置、栅极组分、栅极环境、伪栅极设计或它们的组合方面可以不同。ic结构100可以具有三维结构以具有增强的栅极耦接和改进的电路性能。在一些实施例中，ic结构100包括鳍有源区域，其中有源区域突出在衬底102之上，诸如突出在隔离部件104的顶面之上。在一些实施例中，ic结构100包括垂直堆叠的多个沟道，诸如全环栅(gaa)结构。在一些实施例中，ic结构100包括具有用于不同电路(诸如存储器单元、输入/输出(i/o)器件等)的不同栅极节距的第三电路区域、第四电路区域等。

在以上示例中，仅示出了两个电路区域(120和122)。然而，ic结构100可以包括多个电路区域，每个电路区域设计为用于相应的功能，诸如用于具有第一栅极节距的逻辑电路的第一电路区域、用于具有第二栅极节距的rf电路的第二电路区域、用于具有第三栅极节距的存储器电路的第三电路区域、用于具有第四栅极节距的i/o器件的第四电路区域等。那些栅极节距彼此不同，并且被单独地调节以用于各相应的电路特性和性能增强。此外，每个电路区域包括围绕功能栅极的伪栅极。伪栅极进一步调节为具有不同的设计(诸如栅极节距、栅极尺寸和栅极组)，以补偿图案密度，使得消除工艺缺陷，同时提高电路性能。用于伪栅极的区域称为伪区，而用于功能栅极的区域称为有源器件区(或有源电路区)。由于伪区中的伪栅极不是电路的部分，而是设计为增强制造和电路性能，因此具有更大的调节自由度，诸如栅极材料、栅极节距、栅极尺寸、栅极定向和栅极图案密度。此外，伪区的位置和大小也是用于调节工艺的因素。例如，将在栅极图案密度相对远离平均值的电路区域的边缘附近放置伪区。

图1e是在一个实施例中根据本发明的各个方面构造的沿着图1a的虚线a-a'的ic结构100的截面图。图1e类似于图1b，但是另外示出了接触件146。接触件146配置为落在相应的源极126和漏极128上。由于不同的栅极节距和另外的不同的栅极尺寸，第一电路区域120和第二电路区域122中的至源极126和漏极128的接触件146具有不同的尺寸。例如，第一电路区域120中的用于逻辑电路的至源极126和漏极128的接触件146具有小于参考尺寸的第一尺寸d1(在一些示例中诸如45nm)，并且第二电路区域122中的用于rf电路的至源极126和漏极128的接触件146具有大于参考尺寸的第二尺寸d2。在一些实施例中，比率d2/d1大于2。在一些实施例中，比率d2/d1在1.5与3之间的范围内。接触件146通过任何合适的工序形成。在一些实施例中，通过包括以下步骤的工序形成接触件146：光刻工艺和蚀刻以在ild层140中形成接触孔；沉积以用一种或多种导电材料(诸如钨、镍、钴、钌、其他合适的导电材料或它们的组合)填充接触孔；以及cmp工艺以去除过量的导电材料。在所示的实施例中，使接触件146与栅极112之间的间隙自对准。

图2a和图2b是根据一些实施例构造的ic结构100的部分的截面图。为了更好地理解，图2a仅分别示出了第一电路区域120和第二电路区域122中的栅极(或栅极堆叠件)112a和112b，图2b仅示出了ild层140。栅极112(112a和112b)通过沉积和图案化形成。例如，栅极材料沉积在衬底102上并且通过光刻工艺和蚀刻被图案化以形成栅极堆叠件。在一些实施例中，通过沉积和图案化来形成初始伪栅极，诸如多晶硅栅极。然后，在诸如后栅极工艺的工艺期间，用具有金属和高k介电材料的栅极112替换初始伪栅极。后栅极工艺还可以包括蚀刻以去除初始伪栅极，这产生栅极沟槽；在栅极沟槽中填充栅极材料(诸如高k介电材料和金属)；以及执行cmp工艺。

如上所述，栅极112a和112b设计和形成为具有不同的节距。在所示的实施例中，第一电路区域120中的栅极堆叠件112a的第一节距p1小于第二电路区域122中的栅极堆叠件112b的第二节距p2。在所示的实施例中，栅极112a和112b具有沿着y方向的恒定栅极宽度。由于第一电路区域120和第二电路区域122中的栅极节距不同，蚀刻加载效应对第二电路区域122中的栅极材料产生更多的蚀刻影响，并且导致这两个电路区域中的栅极轮廓不同。特别地，栅极112a具有第一高度h1，并且栅极112b具有小于h1的第二高度h2，诸如栅极高度比h1/h2大于1.1。在一些实施例中，栅极高度比h1/h2在1.1与1.5之间的范围内。此外，如图2a所示，蚀刻加载效应导致第二电路区域122中的栅极堆叠件112b具有圆形拐角142。进而，如图2b所示，这也导致第二电路区域122中的ild层140具有颈缩轮廓144。通过沉积和另外的抛光(诸如cmp)，在相邻的栅极112之间的间隙中形成ild层140，ild层140的轮廓与栅极112的轮廓互补。颈缩轮廓144与圆形拐角142相关联。

我们的实验数据表明，通过利用所公开的结构及其制造方法，可以改进和增强ic结构100的特性和性能。实验证实，通过增大栅极节距可以有效地改进跃迁频率(“ft”)。这是因为增大的栅极节距可以减小寄生电容。然而，当进一步增大栅极节距时，对寄生电容的贡献由诸如相邻栅极112的间隙之间的ild层140的绝缘材料的介电常数决定。因此，在一定程度上，栅极节距的进一步增大将增大介电常数和栅极节距的竞争因素之间的寄生电容。该点称为ft峰值。rf电路的栅极节距增大，使得栅极节距接近ft峰值，以优化rf电路的性能。总体而言，当栅极节距增大时，尤其是当达到ft峰值时，rf电路性能将得到改进。因此，本发明提供了具有逻辑电路和rf电路的ic结构及其制造方法，逻辑电路和rf电路具有不同的栅极节距，尤其是与ft峰值相关联的第二栅极节距。

图3是根据一些实施例构造的ic结构100的顶视图。ic结构100包括用于逻辑电路的第一电路区域120和用于rf电路的第二电路区域122。图3中的ic结构100具有优化的栅极布局以增强第一电路区域120中的逻辑电路和第二电路区域122中的rf电路的电路性能。第一电路区域120包括具有fet的有源器件区120a和具有第一节距p1的相应的第一栅极112a，并且第二电路区域122包括具有fet的有源器件区122a和具有第二节距p2的相应的第二栅极112b，其中p2大于p1。例如，p1<100nm和p2>100nm。特别地，第一电路区域120还包括具有围绕有源器件区120a中的功能栅极112a的各种伪栅极114a的伪区120d，并且第二电路区域122包括具有围绕有源器件区122a中的功能栅极112b的各种伪栅极114b的伪区122d。如上所述，伪区中的伪栅极提供了更大的自由度来调节电路性能和制造窗口。例如，当第二栅极112b的栅极节距增大时，诸如增大到接近ft峰值时，寄生电容减小，并且rf电路的器件高频性能提高。然而，增大的栅极节距导致栅极密度减小，导致更多的工艺缺点或缺陷(诸如不同图案密度上方的cmp变化)。因此，调节围绕有源器件区122a中的功能栅极112b的伪区122d中的伪栅极114b的栅极节距，以补偿第二电路区域122中的栅极图案密度的变化，以用于制造改进。例如，伪栅极114b的栅极节距设计为小于p2，使得第二电路区域122中的平均栅极图案密度增大或者与第一电路区域120中的平均栅极图案密度基本相同或相似。对于逻辑电路，高频寄生电容效应不是问题，相应的伪栅极114a设计为维持与功能栅极堆叠件112a相同的栅极节距p1。

在所示的实施例中，伪栅极114a具有与功能栅极112a类似的形状、尺寸节距、定向和配置，而伪栅极114b具有与功能栅极112b不同的形状、尺寸节距、定向和配置。甚至，伪栅极114b具有分别调节为提供更大的调节自由度和更大的调节效果的不同子集。例如，伪栅极114b包括第一子集s1和第二子集s2。第一子集s1中的伪栅极114b具有与功能栅极112b类似的形状、尺寸节距、定向和配置，而第二子集s2中的伪栅极114b具有与功能栅极112b的那些不同的形状、尺寸节距、定向、配置或它们的组合。在所示的实施例中，第二子集s2中的伪栅极114b设计为具有沿着x方向的不同长度、沿着y方向的不同节距或者具有不同长度和节距。在进一步的实施例中，第二子集s2中的伪栅极堆叠件114b设计为具有减小的栅极节距(<p2)以增大图案密度，使得总地来说，第二电路区域122中的伪栅极114b和功能栅极112b的平均图案密度均增大，或接近第一电路区域120的那些。在图3所示的一些实施例中，第二子集s2中的伪栅极114b设计为分别具有沿着x方向的比功能栅极122a的那些短的长度，和沿着y方向的比功能栅极122a的那些小的节距。

在一些实施例中，ic结构100还包括保护环，该保护环设置和配置为使衬底偏置以便屏蔽干扰，减少噪声并且增强电路性能。保护环可以是导电部件，诸如金属线，导电部件配置为通过接触部件连接至衬底。保护环还连接至电源线(诸如接地线)以偏置衬底。在一些实施例中，保护环152在有源器件区122a和伪区122d之间(特别是在有源器件区122a的功能栅极112b和伪区122d的伪栅极114b之间)移位。在另一实施例中，另一保护环150可以在有源器件区120a的功能栅极112a与伪区120d的伪栅极114a之间移位。

在一些实施例中，一些伪栅极114b配置为诸如通过下面的掺杂阱(n阱、p阱或两者)被偏置或连接以偏置衬底102，以用作保护环。在进一步的实施例中，伪区122d的伪栅极114b配置为被偏置或连接以偏置衬底102，而伪区120d的伪栅极114a不被偏置(诸如浮置)。在所示的实施例中，伪区122d的伪栅极114b没有栅极介电层并且连接至电源线(诸如接地线)以偏置衬底102，而伪区120d的伪栅极114a包括栅极介电层并且未连接至电源线，诸如浮置。

图4a是根据一些实施例构造的ic结构100的部分(尤其是保护环)的顶视图。在所示的实施例中，栅极设计为用作保护环。特别地，那些栅极配置为围绕有源器件区并且定向为与相应的有源器件区的相邻边缘平行。保护环可以包括多层以增强保护效果，诸如在图4a所示的示例中为三层。为了保护效果和电路面积的考虑，保护环的多层可以进一步设计为具有不同的间距。在一些实施例中，保护环可以具有梯度的间距。例如，内部保护环和中间保护环之间的第一间距是c1，并且中间保护环和外部保护环之间的第二间距是c2。c2大于c1。在一些示例中，比率c2/c1大于1.5。在所示的实施例中，第二电路区域122中的保护环152配置为连接以偏置诸如接地的电源线，而第一电路区域120中的保护环150配置为浮置的，这类似于伪区中的伪栅极114。特别地，保护环不仅在诸如x方向的一个方向上定向，而且包括在x方向上定向的部分和在y方向上定向的部分，使得配置为包围电路区域(诸如122a)。可选地，在不存在保护环150时，在有源电路区122a中的rf电路周围配置保护环152。

图4b是根据一些实施例构造的ic结构100的部分的顶视图。ic100具有优化的栅极布局以增强第一电路区域120中的逻辑电路和第二电路区域122中的rf电路的电路性能(图4b中仅示出了第二电路区域122)。ic结构100包括鳍有源区域106和分别在y方向和x方向上定向的栅极(诸如功能栅极112b和伪栅极114b)。第二电路区域122包括用于rf电路154的有源器件区122a和围绕有源器件区122a的伪区122d。特别地，ic结构100包括具有不同栅极配置的各种块。在所示的实施例中，rf电路154包括功能栅极112b，该功能栅极112b配置成阵列并且由伪区中的伪栅极114b围绕。rf电路154还包括配置为形成各种晶体管的鳍有源区域106、源极、漏极、接触件、通孔和金属线。特别地，rf电路154的功能栅极112b具有增大的栅极节距(大于逻辑电路的栅极节距)，以增强rf电路154的高频性能。伪栅极114b设计为具有与功能栅极112b不同的栅极节距，以补偿图案密度并且减少工艺缺陷。更具体地，伪栅极114b在不同块(或子伪区域)中不同地配置(不同栅极节距、不同栅极尺寸、不同栅极定向、不同栅极分组或它们的组合)以具有更大的自由度来调节图案密度并且消除(或减少)工艺缺陷。在所示的实施例中，围绕功能栅极112b的伪栅极114b包括相应的子伪区域156、158、160、162和164中的伪栅极114b的各种子集。

第一子伪区域156中的伪栅极114b的第一子集以与功能栅极112b类似的栅极节距设置在功能栅极112b的两侧上(沿着x方向间隔开)；第二子伪区域158中的伪栅极114b的第二子集以与功能栅极112b的那些不同(例如，大于)栅极节距和栅极尺寸设置在功能栅极112b的两侧上(沿着y方向间隔开)；第三子伪区域160中的伪栅极114b的第三子集以比功能栅极112b小的栅极节距设置在功能栅极112b的rf电路区域154的最外侧上；第四子伪区域162中的伪栅极114b的第四子集设置在rf电路区域154的最外侧上，并且以比功能栅极112b小的栅极节距(或者与第三子伪区域160中的伪栅极114b的栅极节距相同)配置在功能栅极112b的两个边缘上(沿x方向间隔开)；并且第五子伪区域164中的伪栅极114b的第五子集以比功能栅极112b小的栅极间距(或与第三子伪区域160中的伪栅极114b的栅极节距相同的栅间)设置在功能栅极112b的rf电路154的最外侧上。

特别地，第三子伪区域160中的伪栅极114b的第三子集分组为阵列，每行具有第一数量n1的伪栅极114b；并且第五子伪区域164中的第五子集伪栅极分组为阵列，每行具有第二数量n2的伪栅极114b，其中n2大于n1。例如，n1＝8和n2＝15。第三子伪区域160和第五子伪区域164中的伪栅极114b具有第一栅极长度l1，而第四子区域162中的伪栅极114b具有大于l1的第二栅极长度l2。所有功能栅极112b和伪栅极114b都在x方向上定向。通过在栅极节距、栅极尺寸以及各个子区域中的伪栅极的分布方面调节伪栅极114b。在增强rf电路性能的同时，改进了图案密度，并且消除或减少了工艺缺陷。

ic结构100还包括保护环166，该保护环166配置在有源器件区122a周围并且被连接以偏置衬底，诸如接地。保护环166放置并且连接以屏蔽rf电路154在高频操作下的噪声干扰。保护环166可以具有不同的配置，诸如以多层(例如，图4b的所示示例中的3层)围绕rf电路154。在一些示例中，保护环152是通过接触部件连接至衬底的金属线。在一些实施例中，保护环152配置在有源器件区122a中的功能栅极112b与伪区122d中的伪栅极114b之间。

图5是根据一些实施例构造的ic结构100的部分的截面图。图5类似于图2a，但是具有更多细节。栅极112(诸如栅极112a或栅极112b)包括栅极介电层202、栅电极204和栅极间隔件206。栅极介电层202还可以包括界面层和高k介电材料层。栅电极204还可以包括功函金属204a和填充金属204b。栅极112还可以包括其他材料，诸如位于栅极介电层202和栅电极204之间的覆盖层。栅极间隔件206可以包括设置在栅电极204的侧壁上的一种或多种介电材料，诸如氧化硅、氮化硅或它们的组合。在所示实施例中，栅极间隔件206包括具有不同介电组分的内部间隔件206a和外部间隔件206b。栅极112嵌入在ild层140中。

图7与图5类似，并且根据一些实施例更详细地构造。栅极112b包括设置在沟道上的栅极介电层202、设置在栅极介电层上的栅电极204以及设置在栅电极的侧壁上的栅极间隔件206。栅极介电层202可以包括界面层202a和高k介电材料层202b。在一些示例中，栅极介电层202可以包括具有不同介电常数的两个或多于两个的氧化物层，诸如具有不同氧浓度的氧化硅，或氧化硅/氮化硅或它们的组合。在所示的实施例中，栅电极204包括功函金属层204a和填充金属层204b。功函金属层204a可以包括多个膜，其中一个膜具有比其他膜更高的功函数，比其他膜厚或两者。功函金属层204a可以包括ti、ta、cr、ni、mo、cu、zr、zn、fe、sn或它们的组合，并且功函金属层204a的一个膜可以是上述金属的氧化物或氮化物。功函金属层204a的厚度可以在10埃至40埃之间的范围内。填充金属层204b可以包括w、al、cu或它们的组合。栅极间隔件206可以包括多个介电层，诸如氧化硅层和氮化硅层。在所示的实施例中，栅极间隔件206包括具有不同组分、不同厚度或两者的第一氮化硅层206a和第二氮化硅层206b。在一个示例中，第一氮化硅层206a的氮浓度大于第二氮化硅层206b的氮浓度。在另一示例中，第一氮化硅层206a的厚度大于第二氮化硅层206b的厚度。在又另一示例中，第一氮化硅层206a的氮浓度和厚度分别大于第二氮化硅层206b的氮浓度和厚度。在又另一示例中，第一氮化硅层206a的氮浓度和厚度分别小于第二氮化硅层206b的氮浓度和厚度。栅极112的结构、组分和形成将参考图8、图9和图10进一步详细讨论。特别地，栅极112的轮廓取决于栅极112中各种材料的组分和厚度，如上所述。对于用于逻辑电路的栅极112a和用于rf电路的栅极112b，栅极介电层202具有相同的组分和厚度。

图6是根据一些实施例构造的ic结构100的部分的截面图。图6提供了栅极112a和112b的轮廓的更多细节。第一栅极112a包括具有梯形形状的顶部；并且第二栅极112b包括具有圆形拐角的顶部。

栅极112(112a或112b)包括位于鳍有源区域106的顶面106a下方的下部g1和位于鳍有源区域106的顶面106a之上的上部gu。在穿过鳍有源区域切割的截面图中，下部是不可见的。然而，在图6中绘制以更好地示出栅极112的垂直位置和轮廓。只有下部与沟道130接合，以在相应的栅极112(例如112a或112b)和沟道130之间进行电容耦接，因此下部对栅极性能有很大的贡献。栅极112a和112b的下部具有不同的轮廓。由于rf电路中的功能栅极112b具有较大的栅极节距，所以由于蚀刻负载效应，功能栅极112b的下部g1经受附加蚀刻，进一步减小了下部g1中的栅极112b的横向尺寸。栅极112b在中间处具有最小尺寸(或颈部)。特别地，栅极112b的下部在底面处跨越第一尺寸w1；在中间处跨越第二尺寸w2；并且在顶部(与鳍有源区域106的顶面106a齐平)处跨越第三尺寸w3。w1和w3的每个大于w2；并且w3大于w1。在所示示例中，比率w3/w2在1.2和1.3之间的范围内；并且比率w1/w2在1.05至1.13之间的范围内。功能栅极112b的上部也具有不平坦的轮廓。特别地，栅极112b的上部在底面(与鳍有源区域106的顶面106a齐平)处跨越第三尺寸w3；在中间处跨越第四尺寸w4；并且在顶面处跨越第五尺寸w5。w3和w5的每个大于w4。在所示示例中，比率w5/w4或w3/w4在1.06和1.14之间的范围内。功能栅极112b的这种不平坦轮廓进一步减小了对rf电路的组件(诸如fet)的寄生电容，从而实现了rf电路的改进的高频特性和性能。

在上述的各个实施例中，根据各个实施例，参考图8至图10的截面图进一步描述栅极112。如图8所示，栅极112包括栅极介电层202(诸如氧化硅)和设置在栅极介电层上的栅极204(诸如掺杂的多晶硅)。

在一些实施例中，栅极112可选地或额外地包括用于电路性能和制造集成的其他合适的材料。例如，如图9所示，栅极介电层202包括界面层202a(诸如氧化硅)和高k介电材料层202b。高k介电材料可以包括金属氧化物、金属氮化物或金属氧氮化物。在各个示例中，高k介电材料层包括通过诸如金属有机化学气相沉积(mocvd)、物理气相沉积(pvd)、原子层沉积(ald)或分子束外延(mbe)的合适方法形成的金属氧化物：zro2、al2o3和hfo2。在一些示例中，界面层包括通过ald、热氧化或紫外臭氧氧化形成的氧化硅。栅电极204包括金属，诸如铝、铜、钨、金属硅化物、掺杂的多晶硅、其他适当的导电材料或它们的组合。栅电极可以包括设计的多个导电膜，诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)。多个导电膜设计为用于分别与n型fet(nfet)和p型fet(pfet)匹配的功函数。在一些实施例中，用于nfet的栅电极包括功函金属，该功函金属的组分设计为具有等于4.2ev或更低的功函数，并且用于pfet的栅电极包括功函金属，该功函金属的组分设计为具有等于5.2ev或更高的功函数。例如，用于nfet的功函金属层包括钽、钛铝、氮化钛铝或它们的组合。在其他示例中，用于pfet的功函金属层包括氮化钛、氮化钽或它们的组合。

在图10所示的一些实施例中，栅极112通过不同的方法由不同的结构形成。可以通过各种沉积技术和适当的工序来形成栅极，诸如后栅极工艺，其中首先形成伪栅极，然后在形成源极部件和漏极部件之后由金属栅极替换。可选地，通过后高k工艺形成栅极，其中在形成源极部件和漏极部件之后，分别用高k介电材料和金属替换栅极介电材料层和栅电极。在后高k工艺中，首先通过沉积和图案化形成伪栅极；然后，在栅极侧上形成源极/漏极部件，并且在衬底上形成层间介电层；通过蚀刻去除伪栅极以产生栅极沟槽；然后在栅极沟槽中沉积栅极材料层。在本示例中，栅电极204包括功函金属层204a和填充金属204b，诸如铝或铜。这样形成的栅极112具有各种u形的栅极材料层。

在一些实施例中，下面根据一些实施例进一步描述用于调节ic电路结构的方法。该方法包括接收ic电路的电路布局；以及根据诸如逻辑电路、射频电路、存储器电路、i/o电路等的相应电路功能对电路区域进行分类。该方法还包括修改相应电路的栅极节距，诸如增大rf电路的栅极节距以改进高频性能，以及减小逻辑电路的栅极节距以增大电路封装密度。特别地，调整rf电路的栅极节距，使得跃迁频率等于或接近ft峰值。该方法还包括根据相应电路的电路特性(诸如rf电路的寄生电容)来修改栅极宽度和栅极长度，以进一步增强电路性能。该方法还包括添加围绕电路的伪区域，诸如围绕rf电路的伪区域。伪区的形状和大小是根据一种或多种因素确定的，诸如图案密度、rf电路的形状和大小。该方法还包括确定设置在伪区中的伪栅极，包括栅极节距、栅极宽度、栅极长度、栅极结构(诸如具有或不具有栅极介电层)、栅极组分(诸如多晶硅、金属或金属合金)以及栅极配置(诸如连接至电源线或浮置)。在一些示例中，伪栅极包括具有不同分组、栅极节距、栅极长度和栅极宽度的子集，诸如图4b所示的那些。该方法还包括添加围绕相应电路的保护环，诸如围绕rf电路的保护环。在一些示例中，保护环设置在相应电路(诸如rf电路)与伪区中的周围的伪栅极之间。在一些实施例中，保护环由栅极制成，但是在配置、组分和定向方面与伪区中的伪栅极不同。例如，保护环连接至电源线(诸如接地)，而伪栅极没有连接并且浮置。在一些示例中，保护环包括在x方向上定向的部分和在y方向上定向的部分，以布置为包围相应的电路(诸如rf电路)，诸如图4a或图4b所示的那些。

本发明提供了具有多个具有不同功能的电路区域(诸如逻辑电路和rf电路)的ic结构的各个实施例。那些电路可以设计为根据预定规则配置的标准单元。在上述各个实施例中，根据所公开的规则设计和放置电路或标准单元。每个电路由其上形成有伪栅极的伪区域围绕。特别地，rf电路中的功能栅极设计为具有增大的栅极节距，以减小寄生电容并且增强高频性能。围绕rf电路的伪栅极设计为具有减小的栅极节距，以补偿由rf电路中的栅极节距增大的功能栅极引起的图案密度的变化，从而消除或减少工艺缺陷，使得整个ic结构具有增强的电路性能而又不降低制造质量。

在一个示例方面，本发明提供根据一些实施例的半导体结构。该半导体结构包括：半导体衬底，具有第一电路区域和第二电路区域；有源区域，从半导体衬底延伸并且由隔离部件围绕；第一晶体管，包括形成在有源区域上并且设置在第一电路区域中的第一栅极堆叠件，第一栅极堆叠件具有小于参考节距的第一栅极节距；以及第二晶体管，包括形成在有源区域上并且设置在第二电路区域中的第二栅极堆叠件，第二栅极堆叠件具有大于参考节距的第二节距。第二晶体管是高频晶体管，并且第一晶体管是逻辑晶体管。

在上述半导体结构中，其中，所述参考节距根据所述第一晶体管和所述第二晶体管的制造技术和特性来确定。

在上述半导体结构中，还包括第三晶体管，所述第三晶体管包括形成在所述有源区域上并且设置在所述半导体衬底的第三电路区域中的第三栅极堆叠件，所述第三栅极堆叠件具有与所述第一栅极节距和所述第二栅极节距不同的第三栅极节距。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部，其中，所述第二栅极堆叠件的每个还包括位于所述有源区域的顶面之上的上部和位于所述有源区域的所述顶面下方的下部；并且所述下部在截面图中具有不平坦的轮廓。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部，其中，所述第二栅极堆叠件的每个还包括位于所述有源区域的顶面之上的上部和位于所述有源区域的所述顶面下方的下部；并且所述下部在截面图中具有不平坦的轮廓，其中，每个所述第二栅极堆叠件的所述下部在底面处跨越第一宽度w1，在中间位置处跨越第二宽度w2，并且在与所述有源区域的所述顶面齐平的顶面处跨越第三宽度w3；w1和w3的每个大于w2；并且w3大于w1。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部，其中，所述第二栅极堆叠件的每个还包括位于所述有源区域的顶面之上的上部和位于所述有源区域的所述顶面下方的下部；并且所述下部在截面图中具有不平坦的轮廓，其中，每个所述第二栅极堆叠件的所述下部在底面处跨越第一宽度w1，在中间位置处跨越第二宽度w2，并且在与所述有源区域的所述顶面齐平的顶面处跨越第三宽度w3；w1和w3的每个大于w2；并且w3大于w1，其中，第一比率w1/w2在1.05和1.13之间的范围内；并且第二比率w3/w2在1.2和1.3之间的范围内。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部，其中，所述第二栅极堆叠件的每个还包括位于所述有源区域的顶面之上的上部和位于所述有源区域的所述顶面下方的下部；并且所述下部在截面图中具有不平坦的轮廓，其中，每个所述第二栅极堆叠件的所述下部在底面处跨越第一宽度w1，在中间位置处跨越第二宽度w2，并且在与所述有源区域的所述顶面齐平的顶面处跨越第三宽度w3；w1和w3的每个大于w2；并且w3大于w1，其中，每个所述第二栅极堆叠件的所述上部在中间位置处跨越第四宽度w4，并且在顶面处跨越第五宽度w5；并且w3和w5的每个大于w4。

在上述半导体结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的截面轮廓不同；所述第一栅极堆叠件包括具有梯形形状的顶部；并且所述第二栅极堆叠件包括具有圆形拐角的顶部，其中，所述第二栅极堆叠件的每个还包括位于所述有源区域的顶面之上的上部和位于所述有源区域的所述顶面下方的下部；并且所述下部在截面图中具有不平坦的轮廓，其中，每个所述第二栅极堆叠件的所述下部在底面处跨越第一宽度w1，在中间位置处跨越第二宽度w2，并且在与所述有源区域的所述顶面齐平的顶面处跨越第三宽度w3；w1和w3的每个大于w2；并且w3大于w1，其中，每个所述第二栅极堆叠件的所述上部在中间位置处跨越第四宽度w4，并且在顶面处跨越第五宽度w5；并且w3和w5的每个大于w4，其中，第三比率w5/w4在1.06和1.14之间的范围内。

在上述半导体结构中，还包括围绕所述第一晶体管的第一伪区域和围绕所述第二晶体管的第二伪区域，其中，所述第一伪区域包括多个第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的栅极节距；并且所述第二伪区域包括多个第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的栅极节距。

在上述半导体结构中，还包括围绕所述第一晶体管的第一伪区域和围绕所述第二晶体管的第二伪区域，其中，所述第一伪区域包括多个第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的栅极节距；并且所述第二伪区域包括多个第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的栅极节距，其中，所述第二伪栅极包括第一子集和第二子集，所述第一子集和所述第二子集设计为在栅极节距、栅极尺寸和栅极分组方面不同，从而调节图案密度。

在上述半导体结构中，还包括围绕所述第一晶体管的第一伪区域和围绕所述第二晶体管的第二伪区域，其中，所述第一伪区域包括多个第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的栅极节距；并且所述第二伪区域包括多个第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的栅极节距，还包括设置在所述第二晶体管和所述第二伪区域之间的多层保护环。

在上述半导体结构中，还包括围绕所述第一晶体管的第一伪区域和围绕所述第二晶体管的第二伪区域，其中，所述第一伪区域包括多个第一伪栅极，所述第一伪栅极配置为具有等于所述第一栅极节距的栅极节距；并且所述第二伪区域包括多个第二伪栅极，所述第二伪栅极配置为具有小于所述第二栅极节距的栅极节距，还包括设置在所述第二晶体管和所述第二伪区域之间的多层保护环，其中，所述保护环包括连接至接地线以偏置所述半导体衬底的导电部件。

在上述半导体结构中，其中，所述第一晶体管和所述第二晶体管是具有垂直堆叠的多个沟道的场效应晶体管。

在另一个示例方面，本发明提供了一种半导体电路结构。该半导体电路结构包括：半导体衬底，具有第一电路区域和第二电路区域；逻辑晶体管，包括设置在第一电路区域中的第一栅极堆叠件，第一栅极堆叠件具有第一栅极节距；高频晶体管，包括设置在第二电路区域中的第二栅极堆叠件，第二栅极堆叠件具有大于第一栅极节距的第二栅极节距；围绕逻辑晶体管的第一伪区域和围绕高频晶体管的第二伪区域；以及保护环，设置在第二电路区域和第二伪区域之间。第一伪区域包括第一伪栅极，第一伪栅极配置为具有等于第一栅极节距的第三栅极节距；并且第二伪区域包括第二伪栅极，第二伪栅极配置为具有小于第二栅极节距的第四栅极节距。

在上述半导体电路结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度。

在上述半导体电路结构中，其中，所述第一栅极堆叠件包括第一栅极高度；并且所述第二栅极堆叠件包括小于所述第一栅极高度的第二栅极高度，其中，所述第二栅极堆叠件的每个还包括位于鳍有源区域的顶面之上的上部和位于所述鳍有源区域的所述顶面下方的下部；每个所述第二栅极堆叠件的所述下部在底面处跨越第一宽度w1，在中间位置处跨越第二宽度w2，并且在与所述鳍有源区域的所述顶面齐平的顶面处跨越第三宽度w3；w1和w3的每个大于w2；并且w3大于w1。

在上述半导体电路结构中，其中，所述逻辑晶体管和所述高频晶体管的每个是具有垂直堆叠的多个沟道的场效应晶体管。

在又一个示例方面，本发明提供了一种半导体结构。该半导体结构包括：半导体衬底，具有第一电路区域和第二电路区域；逻辑晶体管，包括设置在第一电路区域中的第一栅极堆叠件，第一栅极堆叠件具有第一栅极节距和第一栅极高度；高频晶体管，包括设置在第二电路区域中的第二栅极堆叠件，第二栅极堆叠件具有大于第一栅极节距的第二栅极节距和小于第一栅极高度的第二栅极高度；围绕逻辑晶体管的第一伪区域和围绕高频晶体管的第二伪区域；以及保护环，设置在第二电路区域和第二伪区域之间。第一伪区域包括第一伪栅极，第一伪栅极配置为具有等于第一栅极节距的第三栅极节距，并且第二伪区域包括第二伪栅极，第二伪栅极配置为具有小于第二栅极节距的第四栅极节距。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。