三维存储器及其制备方法、电子设备与流程

本申请属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。

背景技术：

由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。目前，随着三维存储器层数的增加，栅缝隙的高度的增加，导致栅缝隙的底部无法形成或其质量较差。又或者当蚀刻过度时，甚至会把衬底蚀刻穿，损坏三维存储器。所以这大大增加了栅缝隙的形成难度，影响三维存储器的质量。

技术实现要素：

鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：

提供衬底，所述衬底具有外围电路区与阵列存储区；

在所述衬底上开设凹槽并使至少部分所述凹槽对应所述外围电路区设置；

形成覆盖所述凹槽的牺牲层；

形成位于所述衬底的所述阵列存储区上的堆栈结构；

形成覆盖所述衬底以及所述堆栈结构的介电层；

形成贯穿所述介电层与所述堆栈结构的第一栅缝隙，所述第一栅缝隙覆盖所述衬底的所述外围电路区与所述阵列存储区，所述第一栅缝隙露出所述凹槽内的所述牺牲层；

去除设于所述凹槽内的所述牺牲层以使所述第一栅缝隙与所述凹槽连通形成栅缝隙。

本申请第一方面提供的制备方法工艺简单，通过在对应外围电路区的衬底上形成凹槽，并在凹槽内填充牺牲层的方法来控制栅缝隙的形成。首先，这样可控制栅缝隙的蚀刻程度，即当栅缝隙蚀刻到牺牲层时，可减缓甚至停止栅缝隙的蚀刻，从而防止衬底被蚀刻穿。其次，由于可率先形成凹槽，因此可精确控制栅缝隙的底部结构。另外，当形成栅缝隙后，衬底上也不会残留不需要的结构，因此也避免了后续将其替换层介电层的工艺。综上所述，本申请提供的制备方法，可降低栅缝隙与三维存储器的制备难度，提高栅缝隙与三维存储器的质量。

其中，“在所述衬底上开设凹槽并使至少部分所述凹槽对应所述外围电路区设置”包括：

在所述衬底上开设凹槽并使部分所述凹槽对应所述外围电路区设置，其余的所述凹槽对应所述阵列存储区设置。

其中，“形成贯穿所述介电层与所述堆栈结构的第一栅缝隙”包括：

定义开设所述凹槽的所述衬底的表面为第一表面，在平行于所述第一表面的方向上，所述凹槽的开口口径大于所述第一栅缝隙的开口口径。

本申请第二方面还提供了一种三维存储器的制备方法，所述制备方法包括：

提供衬底，所述衬底具外围电路区与阵列存储区；

在所述衬底上开设凹槽并使至少部分所述凹槽对应所述外围电路区设置；

形成覆盖所述衬底以及所述凹槽的牺牲层，再形成覆盖所述牺牲层的第一堆栈结构；

形成贯穿所述第一堆栈结构的第一栅缝隙，并使所述第一栅缝隙位于所述阵列存储区内；

形成填充所述第一栅缝隙的刻蚀阻挡层；

形成覆盖所述第一堆栈结构与所述刻蚀阻挡层的第二堆栈结构；

去除对应所述外围电路区、以及靠近所述外围电路区的部分所述第二堆栈结构与部分所述第一堆栈结构，以形成堆栈结构；

去除对应所述外围电路区且设于所述衬底上的所述牺牲层，以露出所述衬底；

形成覆盖所述衬底以及所述堆栈结构的介电层；

形成贯穿所述介电层与所述堆栈结构的第二栅缝隙；所述第二栅缝隙覆盖所述衬底的所述外围电路区与所述阵列存储区，所述第二栅缝隙露出所述第一栅缝隙内的所述刻蚀阻挡层所述第二栅缝隙露出所述凹槽内的所述牺牲层；

去除所述刻蚀阻挡层，以使所述第一栅缝隙与所述第二栅缝隙连通形成栅缝隙；

去除设于所述衬底上的所述牺牲层以形成空槽；去除设于所述凹槽内的所述牺牲层以使所述第二栅缝隙与所述凹槽连通形成所述栅缝隙。

本申请第二方面提供的制备方法，通过在不同区域利用不同的方法来控制栅缝隙的形成，例如对于阵列存储区可利用蚀刻阻挡层来控制第二栅缝隙的形成，而对于外围电路区，为了避免后续需要再去除对应外围电路区衬底上的第一堆栈结构以及蚀刻阻挡层从而增加工艺难度，本申请可在衬底上开设凹槽，并在凹槽内形成牺牲层的方法来控制第二栅缝隙的形成，降低了栅缝隙与三维存储器整体的制备难度，提高了栅缝隙与三维存储器的质量。

其中，“在所述衬底上开设凹槽并使至少部分所述凹槽对应所述外围电路区设置”包括：

在所述衬底上开设凹槽并使部分所述凹槽对应所述外围电路区设置，其余的所述凹槽对应所述阵列存储区设置。

其中，“去除对应所述外围电路区且设于所述衬底上的所述牺牲层”包括：

去除对应所述外围电路区且设于所述衬底上的所述牺牲层，并使设于所述衬底上的部分所述牺牲层正对应所述凹槽内的所述牺牲层设置。

其中，“形成贯穿所述第一堆栈结构的第一栅缝隙，并使所述第一栅缝隙位于所述阵列存储区内；”包括：

形成贯穿所述第一堆栈结构的第一栅缝隙，并使所述第一栅缝隙位于所述阵列存储区内，且使所述第一栅缝隙与所述外围电路区之间具有间隙。

其中，“形成贯穿所述第一堆栈结构的第一栅缝隙，并使所述第一栅缝隙位于所述阵列存储区内，且使所述第一栅缝隙与所述外围电路区具有间隙”包括：

形成贯穿所述第一堆栈结构的第一栅缝隙，并使所述第一栅缝隙位于所述阵列存储区内，且使所述第一栅缝隙与所述外围电路区具有间隙，还可使部分所述第一栅缝隙正对应所述凹槽内的所述牺牲层设置。

其中，“形成贯穿所述介电层与所述堆栈结构的第二栅缝隙”包括：

定义开设所述凹槽的所述衬底的表面为第一表面，在平行于所述第一表面的方向上，所述凹槽的开口口径大于所述第二栅缝隙的开口口径。

其中，“形成贯穿所述介电层与所述堆栈结构的第二栅缝隙”包括：

定义开设所述第一栅缝隙的所述第一堆栈结构的表面为第二表面，在平行于所述第二表面的方向上，所述第一栅缝隙的开口口径大于所述第二栅缝隙的开口口径。

其中，“形成贯穿所述第一堆栈结构的第一栅缝隙”还包括：

刻蚀所述第一堆栈结构形成第一栅缝隙，并使所述第一栅缝隙靠近所述衬底的开口与所述第一堆栈结构靠近所述衬底的表面齐平。

其中，在“去除所述刻蚀阻挡层，以使所述第一栅缝隙与所述第二栅缝隙连通形成栅缝隙”之后还包括：

形成覆盖所述栅缝隙侧壁的保护层；

去除靠近所述牺牲层的至少部分所述保护层，以使所述牺牲层露出。

其中，在“形成覆盖所述衬底以及所述堆栈结构的介电层”之后，还包括：

形成贯穿所述堆栈结构、以及所述牺牲层的nand串，所述nand串包括沟道层和包围所述沟道层的存储器层。

其中，在“去除设于所述衬底上的所述牺牲层以形成空槽；去除设于所述凹槽内的所述牺牲层以使所述第二栅缝隙与所述凹槽连通形成所述栅缝隙”之后，还包括：

去除所述存储器层暴露在所述空槽内的部分以露出所述沟道层；

在所述空槽内形成半导体材料层，并使所述半导体材料层与部分所述沟道层接触。

本申请第三方面提供了一种三维存储器，所述三维存储器包括：

衬底，所述衬底具有外围电路区与阵列存储区；

堆栈结构，所述堆栈结构设于所述衬底的一侧；

介电层，所述介电层覆盖所述衬底与所述堆栈结构；

阵列公共源极，所述阵列公共源极包括沿自所述衬底指向所述堆栈结构的方向设置的第一阵列公共源极与第二阵列公共源极，所述阵列公共源极覆盖所述衬底的所述外围电路区与所述阵列存储区；

所述第一阵列公共源极贯穿所述介电层；

所述第二阵列公共源极设于所述衬底内，至少部分所述第二阵列公共源极对应所述外围电路区设置。

本申请第三方面提供的三维存储器结构简单，通过在对应外围电路区的衬底上形成凹槽，并在凹槽内形成第二阵列公共源极的方法，首先可控制对应外围电路区的第一阵列公共源极的蚀刻程度。其次，由于第二阵列源极对应的凹槽是率先制备的，因此可精确控制第二阵列公共源极的结构，即控制阵列公共源极的底部结构。另外，通过将第二阵列公共源极设于衬底的凹槽内时，可降低三维存储器的制备难度，提高三维存储器的质量。

其中，部分所述第二阵列公共源极对应所述外围电路区设置，其余的所述第二阵列公共源极对应所述阵列存储区设置。

其中，定义开设所述凹槽的所述衬底的表面为第一表面，在平行于所述第一表面的方向上，所述第二阵列公共源极的宽度大于所述第一阵列公共源极的宽度。

本申请第四方面提供了一种三维存储器，所述三维存储器包括：

衬底，所述衬底具有外围电路区与阵列存储区；

半导体材料层，所述半导体材料层设于所述衬底的所述阵列存储区的一侧；

第一堆栈结构与第二堆栈结构，所述第一堆栈结构设于所述半导体材料层上，所述第二堆栈结构设于所述第一堆栈结构上；

介电层，所述介电层覆盖所述衬底、所述第一堆栈结构与所述第二堆栈结构；

阵列公共源极，所述阵列公共源极包括沿自所述衬底指向所述半导体材料层的方向设置的第一阵列公共源极、第二阵列公共源极、以及第三阵列公共源极，所述阵列公共源极覆盖所述衬底的所述外围电路区与所述阵列存储区；

所述第一阵列公共源极贯穿所述第一堆栈结构；

所述第二阵列公共源极贯穿所述介电层及所述第二堆栈结构并与所述第一阵列公共源极连接；

所述第三阵列公共源极设于所述衬底内，至少部分所述第三阵列公共源极对应所述外围电路区设置，且所述第三阵列公共源极连接所述第二阵列公共源极。

本申请第四方面提供的三维存储器，通过在不同区域利用不同的解耦股、方法来控制阵列公共源极的形成，可大大提高三维存储器的质量，降低三维存储器的制备难度。

其中，部分所述第三阵列公共源极对应所述外围电路区设置，其余的所述第三阵列公共源极对应所述阵列存储区设置。

其中，部分所述半导体材料层正对应所述第三阵列公共源极设置。

其中，所述第一阵列公共源极与所述外围电路区之间具有间隙。

其中，部分所述第一阵列公共源极正对应所述第三阵列公共源极设置。

其中，定义开设所述凹槽的所述衬底的表面为第一表面，在平行于所述第一表面的方向上，所述第三阵列公共源极的宽度大于所述第二阵列公共源极的宽度。

其中，定义开设所述凹槽的所述衬底的表面为第一表面，在平行于所述第一表面的方向上，所述第一阵列公共源极的宽度大于所述第二阵列公共源极的宽度。

其中，所述第一阵列公共源极靠近所述衬底的表面与所述第一堆栈结构靠近所述衬底的表面齐平。

本申请第五方面提供了一种电子设备，所述电子设备包括处理器和如本申请第三、第四方面提供的的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。

本申请第五方面提供的电子设备，通过采用本申请第三、第四方面提供的的三维存储器可减低电子设备的制备难度，提高电子设备的质量。

附图说明

为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。

图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。

图2为图1中s10对应的部分俯视结构示意图。

图3为图2中沿a-a方向的截面示意图。

图4-图6分别为图1中s20，s30，s40对应的结构示意图。

图7为图1中s50对应的部分俯视结构示意图。

图8为图7中沿b-b方向的截面示意图。

图9为图1中s60对应的结构示意图。

图10为本申请另一实施方式中三维存储器的制备方法的工艺流程图。

图11为图10中s100对应的部分俯视结构示意图。

图12为图11中沿a-a方向的截面示意图。

图13为图10中s200对应的结构示意图。

图14为图10中s300对应的部分俯视结构示意图。

图15为图14中沿a-a方向的截面示意图。

图16为图14中沿b-b方向的截面示意图。

图17为图14中沿c-c方向的截面示意图。

图18-图22分别为图10中s400，s500，s600，s700，s800对应的结构示意图。

图23为图10中s900对应的部分俯视结构示意图。

图24为图23中沿a-a方向的截面示意图。

图25为图23中沿b-b方向的截面示意图。

图26为图23中沿c-c方向的截面示意图。

图27为图10中s1000对应的结构示意图。

图28为图10中s1100对应的结构示意图。

图29为本申请一实施方式中s100包括的工艺流程图。

图30为图29中s110对应的结构示意图。

图31为本申请一实施方式中s700包括的工艺流程图。

图32为图31中s710对应的结构示意图。

图33为本申请一实施方式中s300包括的工艺流程图。

图34为图33中s310对应的结构示意图。

图35为本申请一实施方式中s310包括的工艺流程图。

图36为图35中s311对应的结构示意图。

图37为本申请一实施方式中s900包括的工艺流程图。

图38为图37中s910对应的结构示意图。

图39为本申请另一实施方式中s900包括的工艺流程图。

图40为图39中s920对应的结构示意图。

图41为本申请另一实施方式中s300包括的工艺流程图。

图42为本申请一实施方式中s800包括的工艺流程图。

图43为图42中s810对应的结构示意图。

图44为本申请一实施方式中s1000包括的工艺流程图。

图45-图46分别为图44中s1010，s1020对应的结构示意图。

图47为本申请一实施方式中s1100包括的工艺流程图。

图48-图49分别为图47中s1110，s1120对应的结构示意图。

图50为本申请一实施方式中三维存储器的结构示意图。

图51为图50中沿b-b方向的截面示意图。

图52为图50中沿c-c方向的截面示意图。

图53为本申请另一实施方式中三维存储器的结构示意图。

图54为图53中沿b-b方向的截面示意图。

图55为图53中沿c-c方向的截面示意图。

图56为本申请又一实施方式三维存储器中第三阵列公共源极的示意图。

图57为本申请又一实施方式三维存储器中第三阵列公共源极与半导体材料层的示意图。

图58为本申请又一实施方式三维存储器中第一阵列公共源极的示意图。

图59为本申请又一实施方式三维存储器中第一阵列公共源极与第三阵列公共源极的示意图。

图60为本申请又一实施方式中三维存储器的截面示意图。

图61为本申请又一实施方式中三维存储器的截面示意图。

标号说明：

三维存储器-1，衬底-10，外围电路区-m，阵列存储区-n，凹槽-11，牺牲层-12，第一表面-13，第二表面-14，第一堆栈结构-21，第二堆栈结构-22，堆栈结构-30，堆叠对-31，绝缘层-32，替换层-33，栅极层-331，介电层-40，刻蚀阻挡层-41，栅缝隙-50，第一栅缝隙-51，第二栅缝隙-52，nand串-60，沟道层-61，存储器层-62，保护层-63，空槽-64，半导体材料层-70，堆栈结构-80，第一堆栈结构-81，第二堆栈结构-82，阵列公共源极-90，第一阵列公共源极-91，第二阵列公共源极-92，第三阵列公共源极-93。

具体实施方式

以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。

随着三维存储器层数的增加，因此栅缝隙的高度也不断增加，所以在蚀刻形成栅缝隙时，可能会出现以下几种情况。当蚀刻过浅时，无法形成栅缝隙的底部结构。又或者由于其栅缝隙的高度过高，当蚀刻到堆栈结构的底部时，无法保证蚀刻的准确性，不能蚀刻出用户预设的栅缝隙的底部结构。又或者当蚀刻过度时，栅缝隙贯穿堆栈结构之后，还会继续蚀刻衬底，若不能控制器蚀刻程度，甚至还会把衬底蚀刻穿，直接损坏该三维存储器。因此这大大提高了栅缝隙的制备难度。

在一种实施方式中，可以通过直接在衬底上形成牺牲层，或者先在衬底上形成第一堆栈结构，再在第一堆栈结构上形成刻蚀阻挡层、随后再在第一堆栈结构与刻蚀阻挡层上形成后续的第二堆栈结构的方法来控制栅缝隙制备。但由于栅缝隙的长度较长，在外围电路区与阵列存储区上均会存在栅缝隙。而对与外围电路区的栅缝隙来说，在制备的过程中，当形成堆栈结构之后，需要将对应外围电路区的堆栈结构去除，以形成堆栈结构，并在后续利用介电层填充。若在外围电路区上利用在衬底上形成牺牲层或者在第一堆栈结构上形成刻蚀阻挡层的方法，这样在介电层与衬底之间就会留下牺牲层或者第一堆栈结构、及刻蚀阻挡层。但三维存储器并不需要这些结构，因此当形成栅缝隙后，还需再去除对应外围电路区的牺牲层或者第一堆栈结构、及刻蚀阻挡层，随后再填充成介电层。所以上述方法提高了三维存储器的制造难度。

请一并参考图1-图7，图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2为图1中s10对应的部分俯视结构示意图。图3为图2中沿a-a方向的截面示意图。图4-图6分别为图1中s20，s30，s40对应的结构示意图。图7为图1中s50对应的部分俯视结构示意图。图8为图7中沿b-b方向的截面示意图。图9为图1中s60对应的结构示意图。

本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括s10，s20，s30，s40，s50，s60。其中，s10，s20，s30，s40，s50，s60的详细介绍如下。

请参考图2-图3，s10，提供衬底10，所述衬底10具有外围电路区m与阵列存储区n并且在所述衬底10上开设凹槽11并使至少部分所述凹槽11对应所述外围电路区m设置。

本申请提供的衬底10包括硅衬底、锗衬底、硅锗衬底、绝缘体上硅(silicononinsulator，soi)衬底或绝缘体上锗(germaniumoninsulator，goi)衬底等。衬底10具有外围电路区m与阵列存储区n，其中阵列存储区n由于后续在衬底10的一侧设置堆栈结构30，可为三维存储器1提供存储功能。外围电路区m则用于在衬底10上或者衬底10内形成各种外围电路结构，以便于进行电信号的传输。可选地，外围电路区m围绕所述阵列存储区n的周缘设置，即外围电路区m设于阵列存储区n的四周。本申请可在衬底10上开设凹槽11并使至少部分所述凹槽11对应所述外围电路区m设置。首先，凹槽11可充当栅缝隙50的底部结构，由于可率先在衬底10上开设凹槽11，因此可精确制备出凹槽11的结构，即制备出栅缝隙50的底部结构。其次，后续可在凹槽11内填充牺牲层12来充当蚀刻停止层。可选地，本实施方式以凹槽11均设于外围电路区m进行示意。

请参考图4，s20，形成覆盖所述凹槽11的牺牲层12。

从相关技术可知，若在外围电路区m上利用在衬底10上形成牺牲层12或者在第一堆栈结构21上形成刻蚀阻挡层41的方法，则必须在衬底10上形成牺牲层12，或者在衬底10上形成、第一堆栈结构21与蚀阻挡层。随后再在其上形成介电层40，最后形成贯穿介电层40的栅缝隙50，利用牺牲层12或刻蚀阻挡层41来控制栅缝隙50的形成，但形成栅缝隙50后，在对应外围电路区m的衬底10上并不需要牺牲层12或者第一堆栈结构21与刻蚀阻挡层41，因此需要将其重新替换成介电层40，大大提高了工艺难度。

而本申请通过在衬底10上形成凹槽11，并在凹槽11内形成牺牲层12，该牺牲层12便可用于控制栅缝隙50的形成，可降低栅缝隙50的形成速度，或者使栅缝隙50的形成停止，充当蚀刻停止层。并且在凹槽11内的牺牲层12也不会影响衬底10上的其他结构的形成。可选地，牺牲层12的材质包括多晶硅。

请参考图5，s30，形成位于所述衬底的所述阵列存储区n上的堆栈结构30。

随后可现在衬底10上形成堆栈结构30，再去除对应外围电路区m的堆栈结构30，以及去除靠近外围电路区m，且对应阵列存储区n的部分堆栈结构30，以形成堆栈结构30。可选地，堆栈结构30包括多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨或三氧化二铝)从而制备成栅极层331，最终使中间态的堆栈结构30变为最终态的堆栈结构80。

请参考图6，s40，形成覆盖所述衬底10以及所述堆栈结构30的介电层40。

随后可利用介电层40来覆盖衬底10与堆栈结构30，以使三维存储器1平坦化，便于后续继续在其上形成其他的结构。可选地，介电层40的材质包括氧化硅。

请参考图7-图8，s50，形成贯穿所述介电层40与所述堆栈结构30的第一栅缝隙51；对应所述外围电路区m的所述第一栅缝隙51贯穿所述介电层40，所述第一栅缝隙51覆盖所述衬底10的所述外围电路区m与所述阵列存储区n，并使所述第一栅缝隙51露出所述凹槽11内的所述牺牲层12。

随后可形成贯穿介电层40与堆栈结构30的第一栅缝隙51。上述内容已提及，由于第一栅缝隙51的长度较长，可横跨外围电路区m与阵列存储区n，因此在对应阵列存储区n的第一栅缝隙51贯穿堆栈结构30，而对应外围电路区m的第一栅缝隙51则贯穿介电层40，并露出凹槽11内的所述牺牲层12。可选地，对于阵列存储区n的第一栅缝隙51的结构本申请在此并不做限定。

请参考图9，s60，去除设于所述凹槽11内的所述牺牲层12以使所述第一栅缝隙51与所述凹槽11连通形成栅缝隙50。

最后只需要去除凹槽11内的牺牲层12以使所述第一栅缝隙51与所述凹槽11连通形成栅缝隙50。这样不仅不会在衬底10上留下多余的结构，从而还需后续将其替换成介电层40。而且还可精确控制栅缝隙50的底部结构。

本申请提供的制备方法工艺简单，通过在对应外围电路区m的衬底10上形成凹槽11，并在凹槽11内填充牺牲层12的方法来控制栅缝隙50的形成。首先，这样可控制栅缝隙50的蚀刻程度，即当栅缝隙50蚀刻到牺牲层12时，可减缓甚至停止栅缝隙50的蚀刻，从而防止衬底10被蚀刻穿。其次，由于可率先形成凹槽11，因此可精确控制栅缝隙50的底部结构。另外，当形成栅缝隙50后，衬底10上也不会残留不需要的结构，因此也避免了后续将其替换层33介电层40的工艺。综上所述，本申请提供的制备方法，可降低栅缝隙50与三维存储器1的制备难度，提高栅缝隙50与三维存储器1的质量。

上述内容介绍了在三维存储器1中如何控制对应外围电路区m的栅缝隙50的形成，但栅缝隙50横跨外围电路区m与阵列存储区n，因此本申请将继续介绍其栅缝隙50的整体制备方法。

请一并参考图10-图28，图10为本申请另一实施方式中三维存储器的制备方法的工艺流程图。图11为图10中s100对应的部分俯视结构示意图。图12为图11中沿a-a方向的截面示意图。图13为图10中s200对应的结构示意图。图14为图10中s300对应的部分俯视结构示意图。图15为图14中沿a-a方向的截面示意图。图16为图14中沿b-b方向的截面示意图。图17为图14中沿c-c方向的截面示意图。图18-图22分别为图10中s400，s500，s600，s700，s800对应的结构示意图。图23为图10中s900对应的部分俯视结构示意图。图24为图23中沿a-a方向的截面示意图。图25为图23中沿b-b方向的截面示意图。图26为图23中沿c-c方向的截面示意图。图27为图10中s1000对应的结构示意图。图28为图10中s1100对应的结构示意图。

本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括s100，s200，s300，s400，s500，s600，s700，s800，s900，s1000，s1100。其中s100，s200，s300，s400，s500，s600，s700，s800，s900，s1000，s1100的详细介绍如下。

请参考图11-图12，s100，提供衬底10，所述衬底10具有外围电路区m与阵列存储区n，在所述衬底10上开设凹槽11并使至少部分所述凹槽11对应所述外围电路区m设置。

该步骤请参考s10的相关描述，本申请在此不再赘述。

请参考图13，s200，形成覆盖所述衬底10以及所述凹槽11的牺牲层12，再形成覆盖所述牺牲层12的第一堆栈结构21。

本申请提供的三维存储器1可将半导体材料层70设于衬底10与堆栈结构30之间，因此本申请可不仅在凹槽11内形成牺牲层12来作为后续的蚀刻停止层，还可先在衬底10上形成一整层的牺牲层12，来作为后续半导体材料层70的替换层33。随后再形成覆盖所述牺牲层12的第一堆栈结构21。本申请将堆栈结构30也分成两步法进行制备，其中第一堆栈结构21用于后续形成第一栅缝隙51。可选地，第一堆栈结构21包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨或沿氧化铝)从而制备成栅极层331。进一步可选地，第一阵列存储层包括1-5个堆叠对31。由于第一堆栈结构21只是用于形成第一栅缝隙51，因此数量不需太多，具体的数量可根据三维存储器1的结构而进行商议。本申请以堆叠对31为1个进行示意。

请参考图14-图17，s300，形成贯穿所述第一堆栈结构21的第一栅缝隙51，并使所述第一栅缝隙51位于所述阵列存储区n内。

本申请可仅在阵列存储区n内形成第一栅缝隙51，这是由于对应外围电路区m的第一堆栈结构21后续在形成堆栈结构30与介电层40时也会被去除。并且也降低了后续工艺的难度。

请参考图18，s400，形成填充所述第一栅缝隙51的刻蚀阻挡层41。

从上述内容得知，本申请可通过在对应外围电路区m的衬底10上开设凹槽11，并设置牺牲层12的方法来控制栅缝隙50的形成，并且在外围区的衬底10上也去要将多余的结构去除从而形成介电层40。因此本申请只在对应阵列存储区n内形成第一栅缝隙51，并形成刻蚀阻挡层41，这样可省去后续去除对应外围电路区m的刻蚀阻挡层41的难度。可选地，所述刻蚀阻挡层41的材料包括金属。进一步可选地，所述金属包括钨。

请参考图19，s500，形成覆盖所述第一堆栈结构21与所述刻蚀阻挡层41的第二堆栈结构22。

随后便可在第一堆栈结构21和所述刻蚀阻挡层41上形成一整层的第二堆栈结构22，其中第二堆栈结构22只是与第一堆栈结构21层数不同，第二堆栈结构22的层数要远大于第一堆栈结构21的层数，例如第二堆栈结构22中的堆叠对31的数量可以为10-1000个，本申请在此不再赘述。

请参考图20，s600，去除对应所述外围电路区m、以及靠近所述外围电路区m的部分所述第二堆栈结构22与部分所述第一堆栈结构21，以形成堆栈结构30。

当第一堆栈结构21与第二堆栈结构22形成后，可去除对应外围电路区m的第一堆栈结构21与第二堆栈结构22，并露出外围电路区m的设于衬底10上牺牲层12，再去除靠近外围电路区m的部分所述第二堆栈结构22与部分所述第一堆栈结构21，以形成堆栈结构30。

请参考图21，s700，去除对应所述外围电路区m且设于所述衬底10上的所述牺牲层12，以露出所述衬底10。

随后再去除对应外围电路区m且设于衬底10上的牺牲层12，以露出对应外围电路区m的衬底10，以及设于衬底10凹槽11内的牺牲层12，即形成一个干净的衬底10，以便于后续形成介电层40，此时对应外围电路区m的衬底10上没有其他结构，而对应阵列存储区n的衬底10上包括牺牲层12、第一堆栈结构21、刻蚀阻挡层41、以及第二堆栈结构22。

请参考图22，s800，形成覆盖所述衬底10以及所述堆栈结构30的介电层40。

随后可利用介电层40来覆盖衬底10与堆栈结构30，以使三维存储器1平坦化，便于后续继续在其上形成其他的结构。可选地，介电层40的材质包括氧化硅。

请参考图23-图26，s900，形成贯穿所述介电层40与所述堆栈结构30的第二栅缝隙52；所述第二栅缝隙52覆盖所述衬底10的所述外围电路区m与所述阵列存储区n，其中对应所述阵列存储区n的所述第二栅缝隙52贯穿所述堆栈结构30，并使所述第二栅缝隙52露出所述第一栅缝隙51内的所述刻蚀阻挡层41。对应所述外围电路区m的所述第二栅缝隙52贯穿所述介电层40，并使所述第二栅缝隙52露出所述凹槽11内的所述牺牲层12。

随后便可形成第二栅缝隙52，由于第二栅缝隙52的长度较长，可横跨外围电路区m与阵列存储区n，因此在不同的区域内，第二栅缝隙52贯穿不同的结构。可选地，对应阵列存储区n的第二栅缝隙52贯穿堆栈结构30，并露出第一栅缝隙51内的刻蚀阻挡层41，由于第二栅缝隙52蚀刻到刻蚀阻挡层41后，蚀刻便被终止，使第二栅缝隙52无法继续蚀刻下去。可选地，对应外围电路区m第二栅缝隙52贯穿介电层40，并露出凹槽11内的牺牲层12，此时利用该牺牲层12便可减缓或阻挡第二栅缝隙52的蚀刻。因此本申请提供的制备方法可有效控制第二栅缝隙52的形成。避免第二栅缝隙52蚀刻过度将衬底10蚀刻穿。

请参考图27，s1000，去除所述刻蚀阻挡层41，以使所述第一栅缝隙51与所述第二栅缝隙52连通形成栅缝隙50。

随后去除对应阵列存储区n的刻蚀阻挡层41，便可使所述第一栅缝隙51与所述第二栅缝隙52连通形成对应阵列存储区n的栅缝隙50。

请参考图28，s1100，去除设于所述衬底10上的所述牺牲层12以形成空槽64；去除设于所述凹槽11内的所述牺牲层12以使所述第二栅缝隙52与所述凹槽11连通形成所述栅缝隙50。

随后还可去除衬底10上的牺牲层12以及对应外围电路区m的凹槽11内的牺牲层12以使第二栅缝隙52与凹槽11连通形成对应外围电路区m的栅缝隙50。也可以理解为对应外围电路区m的栅缝隙50的高度大于对应阵列存储区n的栅缝隙50的高度。对应阵列存储区n的栅缝隙50仅贯穿第二堆栈结构22与第一堆栈结构21。而对应外围电路区m的栅缝隙50不仅贯穿整个介电层40，还贯穿部分衬底10。另外，由于凹槽11与第一栅缝隙51是率先制备出来的，因此精确控制其结构，即控制栅缝隙50的底部结构，提高栅缝隙50的质量。

综上所述，本申请提供的制备方法，通过在不同区域利用不同的方法来控制栅缝隙50的形成，例如对于阵列存储区n可利用刻蚀阻挡层41来控制第二栅缝隙52的形成，而对于外围电路区m，为了避免后续需要再去除对应外围电路区m衬底10上的第一堆栈结构21以及刻蚀阻挡层41从而增加工艺难度，本申请可在衬底10上开设凹槽11，并在凹槽11内形成牺牲层12的方法来控制第二栅缝隙52的形成，降低了栅缝隙50与三维存储器1整体的制备难度，提高了栅缝隙50与三维存储器1的质量。另外，本申请还可避免在外围电路区m与阵列存储区n均设置凹槽11，从而后续需要采用外延生长法额外填充凹槽11的工艺步骤，降低三维存储器1的制备难度。

可选地，本申请可采用低温干蚀刻技术来形成第一栅缝隙51与第二栅缝隙52，从而进一步降低第一栅缝隙51与第二栅缝隙52的形成难度，提高第一栅缝隙51与第二栅缝隙52的质量。

请一并参考图29-图30，图29为本申请一实施方式中s100包括的工艺流程图。图30为图29中s110对应的结构示意图。本实施方式中，s100“在所述衬底10上开设凹槽11并使至少部分所述凹槽11对应所述外围电路区m设置”包括s110。其中，s110的详细介绍如下。

请参考图30，s110，提供衬底10，所述衬底10具有外围电路区m与阵列存储区n，所述外围电路区m围绕所述阵列存储区n设置，在所述衬底10上开设凹槽11并使部分所述凹槽11对应所述外围电路区m设置，其余的所述凹槽11对应所述阵列存储区n设置。

本申请还可使部分所述凹槽11对应所述外围电路区m设置，其余的所述凹槽11对应所述阵列存储区n设置，这样不仅可降低凹槽11定位难度，还可为后续去除凹槽11中的牺牲层12提供便利。对于上述控制对应外围电路区m的栅缝隙50的形成也同样适用，本申请在此不再赘述。

请一并参考图31-图32，图31为本申请一实施方式中s700包括的工艺流程图。图32为图31中s710对应的结构示意图。本实施方式中，s700“去除对应所述外围电路区m且设于所述衬底10上的所述牺牲层12”包括s710。其中，s710的详细介绍如下。

请参考图32，s710，去除对应所述外围电路区m且设于所述衬底10上的所述牺牲层12，并使设于所述衬底10上的部分所述牺牲层12正对应所述凹槽11内的所述牺牲层12设置。

本申请在去除设于衬底10上的牺牲层12时，可使并使设于所述衬底10上的部分所述牺牲层12正对应所述凹槽11内的所述牺牲层12设置。这样在后续例如采用湿法蚀刻去除衬底10上的牺牲层12与凹槽11内的牺牲层12时，可仅通过在栅缝隙50的一侧加入蚀刻液即可。例如在阵列存储区n上的栅缝隙50上添加蚀刻液时，当蚀刻液蚀刻掉衬底10上的牺牲层12时，由于设于所述衬底10上的部分所述牺牲层12正对应所述凹槽11内的所述牺牲层12设置，因此该蚀刻液便可一起将凹槽11内的牺牲层12一同蚀刻掉。

请一并参考图33-图34，图33为本申请一实施方式中s300包括的工艺流程图。图34为图33中s310对应的结构示意图。本实施方式中，s300“形成贯穿所述第一堆栈结构21的第一栅缝隙51，并使所述第一栅缝隙51位于所述阵列存储区n内；”包括s310。其中，s310的详细介绍如下。

请参考图34，s310，形成贯穿所述第一堆栈结构21的第一栅缝隙51，并使所述第一栅缝隙51位于所述阵列存储区n内，且使所述第一栅缝隙51与所述外围电路区m之间具有间隙。

本申请在开设第一栅缝隙51时，可使所述第一栅缝隙51与所述外围电路区m之间具有间隙，这样可降低第一栅缝隙51的开设精度，并可还可避免第一栅缝隙51开设至外围电路区m，从而使后续部分刻蚀阻挡层41设于外围电路区m，避免了将设于外围电路区m的刻蚀阻挡层41去除的工艺难度。对于上述控制对应外围电路区m的栅缝隙50的形成也同样适用，本申请在此不再赘述。

请一并参考图35-图36，图35为本申请一实施方式中s310包括的工艺流程图。图36为图35中s311对应的结构示意图。本实施方式中，s310“形成贯穿所述第一堆栈结构21的第一栅缝隙51，并使所述第一栅缝隙51位于所述阵列存储区n内，且使所述第一栅缝隙51与所述外围电路区m具有间隙”包括s311。其中，s311的详细介绍如下。

请参考图36，s311，形成贯穿所述第一堆栈结构21的第一栅缝隙51，并使所述第一栅缝隙51位于所述阵列存储区n内，且使所述第一栅缝隙51与所述外围电路区m具有间隙，还可使部分所述第一栅缝隙51正对应所述凹槽11内的所述牺牲层12设置。

本申请在形成第一栅缝隙51时，除了可使第一栅缝隙51与所述外围电路区m具有间隙，还可使部分所述第一栅缝隙51正对应所述凹槽11内的所述牺牲层12设置，从而进一步提高后续牺牲层12的去除速率与去除效果。

请一并参考图37-图38，图37为本申请一实施方式中s900包括的工艺流程图。图38为图37中s910对应的结构示意图。本实施方式中，s900“形成贯穿所述介电层40与所述堆栈结构30的第二栅缝隙52”包括s910。其中，s910的详细介绍如下。

请参考图38，s910，定义开设所述凹槽11的所述衬底10的表面为第一表面13，在平行于所述第一表面13的方向上(即图中的d1方向)，所述凹槽11的开口口径大于所述第二栅缝隙52的开口口径。

本申请可使所述凹槽11的开口口径大于所述第二栅缝隙52的开口口径，从而使对应外围电路区m的第二栅缝隙52更易露出牺牲层12，从而控制第二栅缝隙52的形成，也可以更易使第二栅缝隙52与凹槽11连通从而形成栅缝隙50。

请一并参考图39-图40，图39为本申请另一实施方式中s900包括的工艺流程图。图40为图39中s920对应的结构示意图。本实施方式中，s900“形成贯穿所述介电层40与所述堆栈结构30的第二栅缝隙52”包括s920。其中，s920的详细介绍如下。

请参考图40，s920，定义开设所述第一栅缝隙51的所述第一堆栈结构21的表面为第二表面14，在平行于所述第二表面14的方向上(即图中的d2方向)，所述第一栅缝隙51的开口口径大于所述第二栅缝隙52的开口口径。

本申请可使所述第一栅缝隙51的开口口径大于所述第二栅缝隙52的开口口径，从而使对应阵列存储区n的第二栅缝隙52更易露出刻蚀阻挡层41，从而控制第二栅缝隙52的形成，也可以更易使第二栅缝隙52与第一栅缝隙51连通从而形成栅缝隙50。

请一并参考图15与图41，图41为本申请另一实施方式中s300包括的工艺流程图。本实施方式中，s300“形成贯穿所述第一堆栈结构21的第一栅缝隙51”还包括s320。其中，s320的详细介绍如下。

请参考图15，s320，刻蚀所述第一堆栈结构21形成第一栅缝隙51，并使所述第一栅缝隙51靠近所述衬底10的开口与所述第一堆栈结构21靠近所述衬底10的表面齐平。

本申请还可使第一栅缝隙51靠近所述衬底10的开口与所述第一堆栈结构21靠近所述衬底10的表面齐平，这样可提高后续去除衬底10上的牺牲层12的蚀刻效果，使牺牲层12可去除的更干净，从而提高半导体材料层70的质量。

请一并参考图42-图43，图42为本申请一实施方式中s800包括的工艺流程图。图43为图42中s810对应的结构示意图。本实施方式中，在s800“形成覆盖所述衬底10以及所述堆栈结构30的介电层40”之后，还包括s810。s810的详细介绍如下。

请参考图43，s810，形成贯穿所述堆栈结构30、以及所述牺牲层12的nand串60，所述nand串60包括沟道层61和包围所述沟道层61的存储器层62。

本申请还可在形成第二栅缝隙52之前先形成nand串60。首先，这样可避免先形成第二栅缝隙52，后形成nand串60时，杂质会进入第二栅缝隙52中。其次，先形成nand串60可为后续去除衬底10上的牺牲层12时为第二堆栈结构22提供一定的支撑基础。

请一并参考图44-图46，图44为本申请一实施方式中s1000包括的工艺流程图。图45-图46分别为图44中s1010，s1020对应的结构示意图。本实施方式中，在s1000“去除所述刻蚀阻挡层41，以使所述第一栅缝隙51与所述第二栅缝隙52连通形成栅缝隙50”之后还包括s1010，s1020。其中，s1010，s1020的详细介绍如下。

请参考图45，s1010，形成覆盖所述栅缝隙50侧壁的保护层63。

请参考图46，s1020，去除靠近所述牺牲层12的至少部分所述保护层63，以使所述牺牲层12露出。

本申请可在去除牺牲层12之前可先在栅缝隙50的侧壁上形成保护层63以保护栅缝隙50的侧壁在蚀刻牺牲层12时不会被蚀刻掉。随后在去除靠近牺牲层12的至少部分保护层63，以使部分牺牲层12露出。这样便可只蚀刻掉牺牲层12而不损坏栅缝隙50的侧壁。可选地，本申请的保护层63可包括依次层叠设置的氮化硅、氧化硅、氮化硅。

请一并参考图47-图49，图47为本申请一实施方式中s1100包括的工艺流程图。图48-图49分别为图47中s1110，s1120对应的结构示意图。本实施方式中，在s1100“去除设于所述衬底10上的所述牺牲层12以形成空槽64；去除设于所述凹槽11内的所述牺牲层12以使所述第二栅缝隙52与所述凹槽11连通形成所述栅缝隙50”之后，还包括s1110，s1120。其中，s1110，s1120的详细介绍如下。

请参考图48，s1110，去除所述存储器层62暴露在所述空槽64内的部分以露出所述沟道层61。

请参考图49，s1120，在所述空槽64内形成半导体材料层70，并使所述半导体材料层70与部分所述沟道层61接触。

本申请在蚀刻掉牺牲层12之后还可蚀刻掉位于所述衬底10与所述第一堆栈结构21之间的所述存储器层62，即设于空槽64内的存储器层62，以使空槽64内的所述沟道层61露出，这样在后续形成半导体材料层70时可直接使半导体材料层70电连接沟道层61。最后只需要在栅缝隙50内填充其他材料，便可在栅缝隙50内形成阵列公共源极90。

除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。

请参考图50-图52，图50为本申请一实施方式中三维存储器的结构示意图。图51为图50中沿b-b方向的截面示意图。图52为图50中沿c-c方向的截面示意图。本实施方式提供了一种三维存储器1，所述三维存储器1包括衬底10，所述衬底10具有外围电路区m与阵列存储区n。堆栈结构80，所述堆栈结构80设于所述衬底10的一侧，且所述堆栈结构80对应所述阵列存储区n设置。介电层40，所述介电层40覆盖所述衬底10与所述堆栈结构80。阵列公共源极90，所述阵列公共源极90包括沿自所述衬底10指向所述堆栈结构80的方向设置的第一阵列公共源极91与第二阵列公共源极92；所述阵列公共源极90覆盖所述衬底10的所述外围电路区m与所述阵列存储区n。对应所述外围电路区m的所述第一阵列公共源极91贯穿所述介电层40；所述衬底10上开设有凹槽11，所述第二阵列公共源极92设于所述凹槽11内，即所述第二阵列公共源极92设于所述衬底10内至少部分所述第二阵列公共源极92对应所述外围电路区m设置。

本申请提供的三维存储器1结构简单，通过在对应外围电路区m的衬底10上形成凹槽11，并在凹槽11内形成第二阵列公共源极92的方法，首先可控制对应外围电路区m的第一阵列公共源极91的蚀刻程度。其次，由于第二阵列源极对应的凹槽11是率先制备的，因此可精确控制第二阵列公共源极92的结构，即控制阵列公共源极90的底部结构。另外，通过将第二阵列公共源极92设于衬底10的凹槽11内时，可降低三维存储器1的制备难度，提高三维存储器1的质量。

请参考图53-图55，图53为本申请另一实施方式中三维存储器的结构示意图。图54为图53中沿b-b方向的截面示意图。图55为图53中沿c-c方向的截面示意图。本实施方式提供了一种三维存储器1，所述三维存储器1包括衬底10，所述衬底10具有外围电路区m与阵列存储区n。半导体材料层70，所述半导体材料层70设于所述衬底10的所述阵列存储区n的一侧，且所述半导体材料层70正对应所述阵列存储区n设置。第一堆栈结构81与第二堆栈结构82，所述第一堆栈结构81设于所述半导体材料层70上，所述第二堆栈结构82设于所述第一堆栈结构81上；且所述第一堆栈结构81与所述第二堆栈结构82对应所述阵列存储区n设置。介电层40，所述介电层40覆盖所述衬底10、所述第一堆栈结构81与所述第二堆栈结构82。阵列公共源极90，所述阵列公共源极90包括沿自所述衬底10指向所述半导体材料层70的方向设置的第一阵列公共源极91、第二阵列公共源极92、以及第三阵列公共源极93。所述阵列公共源极90覆盖所述衬底10的所述外围电路区m与所述阵列存储区n。所述第一阵列公共源极91贯穿所述第一堆栈结构81，对应所述阵列存储区n的所述第二阵列公共源极92贯穿所述介电层40及所述第二堆栈结构82并与所述第一阵列公共源极91连接；对应所述外围电路区m的所述第二阵列公共源极92贯穿所述介电层40；所述衬底10上开设有凹槽11，所述第三阵列公共源极93设于所述凹槽11内，至少部分所述第三阵列公共源极93对应所述外围电路区m设置，且所述第三阵列公共源极93连接对应所述外围电路区m的所述第二阵列公共源极92。

本申请提供的三维存储器1，通过在不同区域利用不同的解耦股、方法来控制阵列公共源极90的形成，可大大提高三维存储器1的质量，降低三维存储器1的制备难度。

可选地，请再次参考图55，所述第一阵列公共源极91靠近所述衬底10的表面与所述第一堆栈结构81靠近所述衬底10的表面齐平。

本申请还可使第一阵列公共源极91靠近所述衬底10的表面与所述第一堆栈结构81靠近所述衬底10的表面齐平，这样可提高后续去除衬底10上的牺牲层12的蚀刻效果，使牺牲层12可去除的更干净，从而提高半导体材料层70的质量。

请一并参考图56，图56为本申请又一实施方式三维存储器中第三阵列公共源极的示意图。本实施方式中，部分所述第三阵列公共源极93对应所述外围电路区m设置，其余的所述第三阵列公共源极93对应所述阵列存储区n设置。

本申请可使，部分所述第三阵列公共源极93对应所述外围电路区m设置，其余的所述第三阵列公共源极93对应所述阵列存储区n设置。这样不仅可降低第三阵列公共源极93的定位难度，还可为在制备过程中去除凹槽11中的牺牲层12提供便利。对于上述控制对应外围电路区m的第二阵列公共源极92的结构也同样适用，本申请在此不再赘述。

请一并参考图57，图57为本申请又一实施方式三维存储器中第三阵列公共源极与半导体材料层的示意图。本实施方式中，部分所述半导体材料层70正对应所述第三阵列公共源极93设置。

本申请在去除设于衬底10上的牺牲层12时，可使并使设于所述衬底10上的部分所述牺牲层12正对应所述凹槽11内的所述牺牲层12设置。这样在后续例如采用湿法蚀刻去除衬底10上的牺牲层12与凹槽11内的牺牲层12时，可仅通过在栅缝隙50的一侧加入蚀刻液即可。例如在阵列存储区n上的栅缝隙50上添加蚀刻液时，当蚀刻液蚀刻掉衬底10上的牺牲层12时，由于设于所述衬底10上的部分所述牺牲层12正对应所述凹槽11内的所述牺牲层12设置，因此该蚀刻液便可一起将凹槽11内的牺牲层12一同蚀刻掉。降低阵列公共源极90的制备难度。

请一并参考图58，图58为本申请又一实施方式三维存储器中第一阵列公共源极的示意图。本实施方式中，所述第一阵列公共源极91与所述外围电路区m之间具有间隙。

本申请还可使所述第一阵列公共源极91与所述外围电路区m之间具有间隙，从而降低第一阵列公共源极91的定位精度，降低第一阵列公共源极91的制备难度。

请一并参考图59，图59为本申请又一实施方式三维存储器中第一阵列公共源极与第三阵列公共源极的示意图。本实施方式中，部分所述第一阵列公共源极91正对应所述第三阵列公共源极93设置。

本申请还可使部分所述第一阵列公共源极91正对应所述第三阵列公共源极93设置，从而进一步提高牺牲层12的去除难度，降低三维存储器1的制备难度。

请一并参考图60，图60为本申请又一实施方式中三维存储器的截面示意图。本实施方式中，定义开设所述凹槽11的所述衬底10的表面为第一表面13，在平行于所述第一表面13的方向上(即图中的d1方向)，所述第三阵列公共源极93的宽度大于所述第二阵列公共源极92的宽度。

本申请可使所述第三阵列公共源极93的宽度大于所述第二阵列公共源极92的宽度。从而降低第二阵列公共源极92连接第三阵列公共源极93的难度。对于上述控制对应外围电路区m的第二阵列公共源极92与第一阵列公共源极91的结构也同样适用，本申请在此不再赘述。

请一并参考图61，图61为本申请又一实施方式中三维存储器的截面示意图。本实施方式中，定义开设所述凹槽11的所述衬底10的表面为第一表面13，在平行于所述第一表面13的方向上，所述第一阵列公共源极91的宽度大于所述第二阵列公共源极92的宽度。

本申请可使所述第一阵列公共源极91的宽度大于所述第二阵列公共源极92的宽度。从而降低第二阵列公共源极92连接第一阵列公共源极91的难度。

本申请还提供了一种电子设备，所述电子设备包括处理器和本申请上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。

本申请还提供了一种电子设备，包括本申请提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过利用本申请上述实施方式提供的三维存储器1，可降低电子设备的制备难度，提高电子设备的质量。

以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。