三维存储器及三维存储器的制造方法与流程

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本申请为中国专利申请案cn202010468554.x《三维存储器及三维存储器的制造方法》(申请日：2020年05月28日)的分案申请。

本发明涉及半导体制造技术领域，特别是涉及一种三维存储器及三维存储器的制造方法。

背景技术：

三维存储器是一种堆栈数据单元的技术，目前已可实现32层以上、甚至64层数据单元的堆栈，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

但是，在目前的三维存储器中，每个存储单元区块的驱动均为单边驱动，每个存储单元区块的长度较长，施加电压进行驱动时存在由电阻电容效应引起的驱动时延问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种能实现双边驱动的三维存储器，用于解决上述技术问题。

为实现上述目的及其他相关目的，首先，本发明提供一种三维存储器，包括：

第一衬底，其包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区，所述第一核心区上设有第一存储阵列结构，所述功能台阶区上设有台阶结构，所述第二核心区上设有第二存储阵列结构，所述第一存储阵列结构与所述第二存储阵列结构电连接，所述台阶结构与所述第一存储阵列结构或所述第二存储阵列结构电连接；

第二衬底，其包括沿所述第一方向依次排布的第一结构区和第二结构区，所述第一结构区和第二结构区上分别形成有页面缓冲器、行解码器和控制逻辑，两个所述行解码器的位置与所述台阶结构的位置相对应，且两个所述行解码器在第二方向上相互错开；

所述第二衬底设置在所述第一衬底上，且所述页面缓冲器分别与第一存储阵列结构及所述第二存储阵列结构电连接，所述行解码器通过所述台阶结构分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；

其中，在所述第一衬底及第二衬底的堆栈平面内，所述第二方向垂直于所述第一方向。

可选地，所述第一衬底上设有堆栈结构，所述堆栈结构至少设置在所述第一核心区、功能台阶区及第二核心区上，所述第一存储阵列结构设置在所述堆栈结构位于所述第一核心区的区域中，所述台阶结构设置在所述堆栈结构位于所述功能台阶区的区域中，所述第二存储阵列结构设置在所述堆栈结构位于所述第二核心区的区域中。

可选地，所述台阶结构包括多个沿所述第二方向间隔排列的分区台阶结构，每个所述分区台阶结构与所述第一存储阵列结构或所述第二存储阵列结构电连接；相邻两个所述分区台阶结构被一个桥结构隔开，所述第一存储阵列结构与所述第二存储阵列结构通过所述桥结构电连接。

可选地，所述堆栈结构包括多层交替堆叠的介质层和栅极层；每个所述分区台阶结构包括至少一个独立台阶结构，所述独立台阶结构与所述第一存储阵列结构及所述第二存储阵列结构中的一个电连接。

可选地，所述独立台阶结构包括多级台阶，每级所述台阶的顶面暴露出所述栅极层，用于接收电信号以实现所述第一存储阵列结构与所述第二存储阵列结构的驱动控制。

可选地，所述分区台阶结构包括两个独立台阶结构，两个所述独立台阶结构沿所述第一方向间隔排列，且两个所述独立台阶结构的同一级台阶的顶面相差一层所述复合层。

可选地，所述第一结构区包括沿所述第二方向排布的第一结构分区和第二结构分区，所述第一结构分区上设有第一页面缓冲器，所述第二结构分区上设有沿所述第一方向依次排布的第一控制逻辑和第一行解码器，所述第一控制逻辑分别与所述第一页面缓冲器及第一行解码器电连接；所述第二结构区包括沿所述第二方向排布的第三结构分区和第四结构分区，所述第三结构分区上设有沿所述第一方向的反方向依次排布的第二控制逻辑和第二行解码器，所述第四结构分区上设有第二页面缓冲器，所述第二控制逻辑分别与所述第二页面缓冲器及第二行解码器电连接。

可选地，所述第一结构区包括沿所述第二方向排布的第一结构分区和第二结构分区，所述第一结构分区上设有沿所述第一方向依次排布的第一控制逻辑和第一行解码器，所述第二结构分区上设有第一页面缓冲器，所述第一控制逻辑分别与所述第一页面缓冲器及第一行解码器电连接；所述第二结构区包括沿所述第二方向排布的第三结构分区和第四结构分区，所述第三结构分区上设有第二页面缓冲器，所述第四结构分区上设有沿所述第一方向的反方向依次排布的第二控制逻辑和第二行解码器，所述第二控制逻辑分别与所述第二页面缓冲器及第二行解码器电连接。

可选地，所述第一页面缓冲器通过位线分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；所述第一行解码器，通过字线及所述台阶结构，与所述第一存储阵列结构或所述第二存储阵列结构电连接；所述第二页面缓冲器通过位线分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；所述第二行解码器，通过字线及所述台阶结构，与所述第一存储阵列结构或所述第二存储阵列结构电连接。

为实现上述目的及其他相关目的，其次，本发明还提供一种三维存储器，包括：

衬底；

存储结构，设置在所述衬底上，其包括沿第一方向依次排布的第一存储阵列结构、台阶结构及第二存储阵列结构，所述第一存储阵列结构与所述第二存储阵列结构电连接，所述台阶结构与所述第一存储阵列结构或所述第二存储阵列结构电连接；

驱动控制结构，设置在所述存储结构上，其包括沿所述第一方向依次排布的第一单元结构和第二单元结构，所述第一单元结构和第二单元结构分别包括页面缓冲器、行解码器和控制逻辑，两个所述行解码器的位置与所述台阶结构的位置相对应，且两个所述行解码器在第二方向上相互错开；

所述页面缓冲器分别与第一存储阵列结构及所述第二存储阵列结构电连接，所述行解码器通过所述台阶结构分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；

其中，在所述衬底的堆栈平面内，所述第二方向垂直于所述第一方向。

可选地，所述第一单元结构包括沿所述第二方向排布的第一结构分区和第二结构分区，所述第一结构分区上设有第一页面缓冲器，所述第二结构分区上设有沿所述第一方向依次排布的第一控制逻辑和第一行解码器，所述第一控制逻辑分别与所述第一页面缓冲器及第一行解码器电连接；所述第二单元结构包括沿所述第二方向排布的第三结构分区和第四结构分区，所述第三结构分区上设有沿所述第一方向的反方向依次排布的第二控制逻辑和第二行解码器，所述第四结构分区上设有第二页面缓冲器，所述第二控制逻辑分别与所述第二页面缓冲器及第二行解码器电连接。

可选地，所述第一单元结构包括沿所述第二方向排布的第一结构分区和第二结构分区，所述第一结构分区上设有沿所述第一方向依次排布的第一控制逻辑和第一行解码器，所述第二结构分区上设有第一页面缓冲器，所述第一控制逻辑分别与所述第一页面缓冲器及第一行解码器电连接；所述第二单元结构包括沿所述第二方向排布的第三结构分区和第四结构分区，所述第三结构分区上设有第二页面缓冲器，所述第四结构分区上设有沿所述第一方向的反方向依次排布的第二控制逻辑和第二行解码器，所述第二控制逻辑分别与所述第二页面缓冲器及第二行解码器电连接。

可选地，所述第一页面缓冲器通过位线分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；所述第一行解码器，通过字线及所述台阶结构，与所述第一存储阵列结构或所述第二存储阵列结构电连接；所述第二页面缓冲器通过位线分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；所述第二行解码器，通过字线及所述台阶结构，与所述第一存储阵列结构或所述第二存储阵列结构电连接。

为实现上述目的及其他相关目的，最后，本发明还提供一种三维存储器的制造方法，包括：

提供第一衬底，在所述第一衬底上形成存储结构，所述存储结构包括沿第一方向依次排布的第一存储阵列结构、台阶结构及第二存储阵列结构，其中，所述第一存储阵列结构与所述第二存储阵列结构电连接，且所述台阶结构与所述第一存储阵列结构或所述第二存储阵列结构电连接；

提供第二衬底，在所述第二衬底上形成驱动控制结构，其包括沿所述第一方向依次排布的第一单元结构和第二单元结构，所述第一单元结构和第二单元结构分别包括页面缓冲器、行解码器和控制逻辑，两个所述行解码器的位置与所述台阶结构的位置相对应，且两个所述行解码器在第二方向上相互错开；

将所述第一衬底与所述第二衬底键合，且所述页面缓冲器分别与所述第一存储阵列结构及所述第二存储阵列结构电连接，所述行解码器通过所述台阶结构分别与所述第一存储阵列结构及所述第二存储阵列结构电连接；

其中，在所述第一衬底及所述第二衬底的堆栈平面内，所述第二方向垂直于所述第一方向。

可选地，在所述第一衬底上形成所述存储结构的步骤包括：

提供所述第一衬底，其包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区；

在所述第一衬底上形成堆栈结构，所述堆栈结构至少设置在所述第一核心区、功能台阶区及第二核心区上；

在所述堆栈结构位于所述第一核心区的区域中形成所述第一存储阵列结构，在所述堆栈结构位于所述第二核心区的区域中形成所述第二存储阵列结构；

在所述堆栈结构位于所述功能台阶区的区域中形成所述台阶结构，所述台阶结构包括多个沿第二方向间隔排布的分区台阶结构。

可选地，所述堆栈结构包括多层交替堆栈的复合层，在所述堆栈结构位于所述功能台阶区的区域中形成所述台阶结构的步骤包括：

对所述功能台阶区进行划分，得到多个沿所述第二方向间隔排布的台阶分区；

对所述堆栈结构位于每个所述台阶分区中的区域进行刻蚀，形成多个所述分区台阶结构。

可选地，所述分区台阶结构包括两个独立台阶结构，两个所述独立台阶结构沿所述第一方向间隔排布，一个所述独立台阶结构与所述第一存储阵列结构电连接，另一个所述独立台阶结构与所述第二存储阵列结构电连接。

可选地，在所述第二衬底上形成所述驱动控制结构的步骤包括：

提供所述第二衬底，其包括沿所述第一方向依次排布的第一结构区和第二结构区；

在所述第一结构区上形成第一页面缓冲器、第一行解码器和第一控制逻辑，所述第一控制逻辑分别与所述第一页面缓冲器及第一行解码器电连接；

在所述第二结构区上形成第二页面缓冲器、第二行解码器和第二控制逻辑，所述第二控制逻辑分别与所述第二页面缓冲器及第二行解码器电连接；

其中，所述第一行解码器的位置与所述台阶结构的位置相对应，所述第二行解码器的位置与所述台阶结构的位置相对应，且所述第一行解码器与所述第二行解码器在所述第二方向上相互错开。

可选地，在所述第二衬底上形成所述驱动控制结构之前，先在所述第二衬底中形成金属互连结构，所述金属互连结构将所述第一页面缓冲器、第二页面缓冲器、第一行解码器及第二行解码器的端子引出到所述第二衬底远离所述驱动控制结构的一面，将所述第一衬底与所述第二衬底键合的步骤包括：

在所述存储结构上形成介质层，并在所述介质层中形成导电插塞；

将所述第二衬底键合设置在所述介质层上，且所述第二衬底远离所述驱动控制结构的一面与所述介质层键合，所述第一页面缓冲器分别与所述第一存储阵列结构及所述第二存储阵列结构电连接，所述第二页面缓冲器分别与所述第一存储阵列结构及所述第二存储阵列结构电连接，所述第一行解码器通过所述台阶结构分别与所述第一存储阵列结构及所述第二存储阵列结构电连接，所述第二行解码器通过所述台阶结构分别与所述第一存储阵列结构及所述第二存储阵列结构电连接。

可选地，所述电连接通过所述金属互连结构与所述导电插塞的金属键合实现，或者所述电连接通过所述金属互连结构与所述导电插塞的导电线连接实现。

如上所述，本发明提供的三维存储器，具有以下有益效果：

在第一衬底上，台阶结构设置在第一存储阵列结构与第二存储阵列结构之间，且第一存储阵列结构与第二存储阵列结构电连接，从而使得第二衬底上的驱动控制结构能通过该台阶结构从中间往两边的存储阵列结构进行驱动，实现了双边驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；同时，在第二衬底上的驱动控制结构中，两个行解码器的位置与台阶结构的位置相对应，且两个行解码器在第二方向上相互错开，避免了两个行解码器的重复占用面积，为驱动控制结构中的其他部分(如页面缓冲器和控制逻辑)留下了更大的空间。

附图说明

图1显示为一种三维存储器中存储结构的结构示意图。

图2显示为与图1中存储结构对应的驱动控制结构的结构示意图。

图3显示为图1-2中三维存储器的结构示意图。

图4-10显示为本发明实施例一中三维存储器的全部或局部结构示意图。

图11显示为本发明实施例一中三维存储器的制造方法的步骤示意图。

图12显示为本发明实施例一中三维存储器的制造方法的工艺流程图。

图13显示为本发明实施例二中三维存储器的结构示意图。

附图标号说明

1衬底

11第一衬底

12第二衬底

101、102存储阵列结构

2堆栈结构

20存储结构

200、210、220、230、240台阶结构

201第一存储阵列结构

202第二存储阵列结构

203桥结构

2001、2002、2003、2004、…、200m、200i分区台阶结构

21介质层

22栅极层

31、32、33驱动控制结构

311、312、321、322行解码器

331第一行解码器

332第二行解码器

333第一控制逻辑

334第二控制逻辑

335第一页面缓冲器

336第二页面缓冲器

a1第一核心区

a2第二核心区

b台阶区

b1、b2、b3、b4、bi、bm台阶分区

c1第一结构区

c2第二结构区

c11第一结构分区

c12第二结构分区

c21第三结构分区

c22第四结构分区

具体实施方式

发明人研究发现，在采用双层堆栈技术(dualstack)进行三维存储器的堆栈设计时，如图1-图3所示，三维存储器中单个存储阵列采用单边驱动的结构设计，即从存储阵列一侧的台阶结构进行驱动。其中，如图2所示，驱动控制结构31包括行解码器311和312，驱动控制结构32包括行解码器321和322。行解码器311通过台阶结构210对存储阵列结构101(沿着x轴正方向)进行单边驱动，行解码器312通过台阶结构220对存储阵列结构101(沿着x轴负方向)进行单边驱动，行解码器321通过台阶结构230对存储阵列结构102进行单边驱动(图3中未示出)，行解码器322通过台阶结构240对存储阵列结构102进行单边驱动(图3中未示出)，随着堆栈层数的增加，堆栈的每一层复合层设计得越来越薄，对应存储阵列结构中存储区块的驱动电阻越来越大，驱动时间延迟问题比较明显。

基于此，本发明提出一种三维存储器的制作方法：将台阶结构设置在存储阵列结构的中间位置，使得行解码器通过中间的台阶结构对同时两边的存储阵列结构进行驱动，以实现双边驱动设计；同时，在形成驱动控制结构时，将对应的两个行解码器设置在中间位置且两个行解码器相互错开设置，以避免两个行解码器重复占用面积。

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图4至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“中”、“远离”、“靠近”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

如图4所示，并结合图5-10，本发明提供一种三维存储器，其包括：

第一衬底11，其包括沿第一方向(即x轴的正方向)依次排布的第一核心区a1、功能台阶区b和第二核心区a2，第一核心区a1上设有第一存储阵列结构201，功能台阶区b上设有台阶结构200，第二核心区a2上设有第二存储阵列结构202，第一存储阵列结构201与第二存储阵列结构202电连接，台阶结构200与第一存储阵列结构201或第二存储阵列结构202电连接；

第二衬底12，其包括沿第一方向(即x轴的正方向)依次排布的第一结构区c1和第二结构区c2，第一结构区c1和第二结构区c2上分别形成有页面缓冲器、行解码器和控制逻辑，两个行解码器的位置与台阶结构200的位置相对应，且两个行解码器在第二方向(即y轴的正方向)上相互错开；

第二衬底12设置在第一衬底11上，且页面缓冲器分别与第一存储阵列结构201及第二存储阵列结构202电连接，行解码器通过台阶结构200分别与第一存储阵列结构201及第二存储阵列结构202电连接；

其中，在第一衬底11及第二衬底12的堆栈平面内，第二方向(即x轴的正方向)垂直于第一方向(即y轴的正方向)。

详细地，如图5-图6所示，在第一衬底11上形成有存储结构20，存储结构20包括沿第一方向(即x轴的正方向)依次排布的第一存储阵列结构201、台阶结构200及第二存储阵列结构202。

更详细地，如图5所示，第一衬底11上设有堆栈结构2，堆栈结构2至少设置在第一核心区a1、功能台阶区b及第二核心区a2上，第一存储阵列结构201设置在堆栈结构2位于第一核心区a1的区域中，台阶结构200设置在堆栈结构2位于功能台阶区b的区域中，第二存储阵列结构202设置在堆栈结构2位于第二核心区a2的区域中。

其中，堆栈结构2包括多层交替堆叠的介质层21和栅极层22，介质层21和栅极层22的层数可视情况灵活选择设计，介质层21可以是氧化硅、氮氧化硅等材质，栅极层22可以是钨、钽等材质，或由金属替换氮化物牺牲层形成；第一存储阵列结构201及第二存储阵列结构202的详细结构可参考现有技术，在此不再赘述。

详细地，如图7所示，台阶结构200包括多个沿第二方向间隔排列的分区台阶结构2001、2002、2003、2004、…、200m(m为大于等于2的整数)，分区台阶结构200i(i为1～m的整数)与第一存储阵列结构201或第二存储阵列结构202电连接；间隔排列的分区台阶结构之间形成了多个桥结构203，即相邻两个分区台阶结构被一个桥结构203隔开，桥结构203分别与第一存储阵列结构201及第二存储阵列结构202电连接，使得第一存储阵列结构201与第二存储阵列结构202电连接，即第一存储阵列结构201与第二存储阵列结构202通过桥结构203电连接。其中，分区台阶结构200i包括至少一个独立台阶结构，该独立台阶结构与第一存储阵列结构201及第二存储阵列结构202中的一个电连接。

可选地，如图5所示，分区台阶结构200i包括两个独立台阶结构，两个独立台阶结构沿第一方向(即x轴的正方向)间隔排列，且两个独立台阶结构的同一级台阶的顶面相差一层复合层，一个独立台阶结构与第一存储阵列结构201电连接，另一个独立台阶结构与第二存储阵列结构202电连接。

详细地，如图5所示，每个独立台阶结构包括多级台阶，每级台阶的顶面暴露出栅极层22，用于接收电信号以实现第一存储阵列结构201与第二存储阵列结构202的驱动控制。

详细地，如图8-图10所示，第二衬底12包括沿第一方向(即x轴的正方向)依次排布的第一结构区c1和第二结构区c2，第二衬底12上形成有驱动控制结构33，驱动控制结构33包括第一行解码器331、第二行解码器332、第一控制逻辑333、第二控制逻辑334、第一页面缓冲器335及第二页面缓冲器336。

可选地，如图9所示，第一结构区c1包括沿第二方向(即y轴的正方向)排布的第一结构分区c11和第二结构分区c12，第一结构分区c11上设有第一页面缓冲器335，第二结构分区c12上设有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；第二结构区c2包括沿第二方向排布的第三结构分区c21和第四结构分区c22，第三结构分区c21上设有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，第四结构分区c22上设有第二页面缓冲器336，第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

可选地，如图10所示，第一结构区c1包括沿第二方向排布的第一结构分区c11和第二结构分区c12，第一结构分区c11上设有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，第二结构分区c12上设有第一页面缓冲器335，第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；第二结构区c2包括沿第二方向排布的第三结构分区c21和第四结构分区c22，第三结构分区c21上设有第二页面缓冲器336，第四结构分区c22上设有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

其中，第一行解码器331(或第二行解码器332)、第一控制逻辑333(或第二控制逻辑334)及第一页面缓冲器335(或第二页面缓冲器336)的结构可参见现有技术，在此不再赘述。

详细地，如图4所示，第二衬底12设置在存储结构20上，第一页面缓冲器335通过位线分别与第一存储阵列结构201及第二存储阵列结构202电连接(图中未示出)；第一行解码器331，通过字线及台阶结构200，与第一存储阵列结构201或第二存储阵列结构202电连接；第二页面缓冲器336通过位线分别与第一存储阵列结构201及第二存储阵列结构202电连接(图中未示出)；第二行解码器332，通过字线及台阶结构200，与第一存储阵列结构201或第二存储阵列结构202电连接。

可见，在第一衬底11上，台阶结构200设置在第一存储阵列结构201与第二存储阵列结构202之间，且第一存储阵列结构201与第二存储阵列结构202电连接，从而使得第二衬底12上的驱动控制结构33能通过台阶结构200从中间往两边的存储阵列结构(第一存储阵列结构201和第二存储阵列结构202)进行驱动，实现了双边驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；同时，在驱动控制结构33中，两个行解码器(第一行解码器331和第二行解码器332)的位置与台阶结构200的位置相对应，且两个行解码器在第二方向上相互错开，避免了两个行解码器的重复占用面积，为驱动控制结构33中的其他部分(如页面缓冲器和控制逻辑)留下了更大的空间。

同时，如图11所示，本发明还提供一种三维存储器的制造方法，用于上述三维存储器的生产制造，其包括步骤：

s1、提供第一衬底11，在第一衬底11上形成存储结构20，存储结构20包括沿第一方向依次排布的第一存储阵列结构201、台阶结构200及第二存储阵列结构202，其中，第一存储阵列结构201与第二存储阵列结构202电连接，且台阶结构200与第一存储阵列结构201或第二存储阵列结构202电连接；

s2、提供第二衬底12，在第二衬底12上形成驱动控制结构33，其包括沿第一方向依次排布的第一单元结构和第二单元结构，所述第一单元结构和第二单元结构分别包括页面缓冲器、行解码器和控制逻辑，两个行解码器的位置与台阶结构200的位置相对应，且两个行解码器在第二方向上相互错开；

s3、将第一衬底11与第二衬底12键合，且页面缓冲器分别与第一存储阵列结构201及第二存储阵列结构202电连接，行解码器通过台阶结构200分别与第一存储阵列结构201及第二存储阵列结构202电连接；

其中，在第一衬底11及第二衬底12的堆栈平面(即xy平面)内，第二方向垂直于第一方向。

详细地，在第一衬底11上形成存储结构20的步骤s1包括：

s11、提供第一衬底11，其包括沿第一方向依次排布的第一核心区a1、功能台阶区b和第二核心区a2；

s12、在第一衬底11上形成堆栈结构2，堆栈结构2至少设置在第一核心区a1、功能台阶区b及第二核心区a2上；

s13、在堆栈结构2位于第一核心区a1的区域中形成第一存储阵列结构201，在堆栈结构2位于第二核心区a2的区域中形成第二存储阵列结构202；

s14、在堆栈结构2位于功能台阶区b的区域中形成台阶结构200，台阶结构200包括多个沿第二方向间隔排布的分区台阶结构2001、2002、2003、2004、…、200m。

更详细地，在步骤s11中，如图5所示，提供第一衬底11包括沿第一方向依次排布的第一核心区a1、功能台阶区b和第二核心区a2，第一衬底11或第二衬底12可以为单晶硅衬底、ge衬底、sige衬底、soi衬底或goi衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。

更详细地，在步骤s12中，如图5所示，在第一衬底11上形成有至少覆盖第一核心区a1、功能台阶区b及第二核心区a2的堆栈结构2，堆栈结构2包括多层交替堆栈的复合层，每层复合层包括介质层21和位于介质层21上的栅极层22，即堆栈结构2由多层介质层21和多层栅极层22交替堆栈而成。其中，介质层21和栅极层22的层数可视情况灵活选择设计，介质层21可以是氧化硅、氮氧化硅等材质，栅极层22可以是钨、钽等材质。

在步骤s13中，第一存储阵列结构201及第二存储阵列结构202的详细结构及制造工艺可参考现有技术，在此不再赘述。

更详细地，在堆栈结构2位于功能台阶区b的区域中形成台阶结构200的步骤s14包括：

s141、对功能台阶区b进行划分，得到多个沿第二方向间隔排布的台阶分区b1、b2、b3、b4、…及bm；

s142、对堆栈结构2位于台阶分区bi中的区域进行刻蚀，形成多个分区台阶结构2001、2002、2003、2004、…及200m。

在步骤s141中，如图12所示，在台阶区b中形成阻挡层(如氮化钛、多晶硅或者saphira硬掩模等)，并选择刻蚀阻挡层，在台阶区b中形成多个桥结构203，同时，得到多个相互独立的台阶分区b1、b2、b3、b4、…及bm，台阶分区b1、b2、b3、b4、…及bm沿第二方向间隔排布。

其中，在形成阻挡层之后，通过一张掩膜，将有效台阶区(即台阶分区b1、b2、b3、b4、…及bm)的阻挡层刻蚀掉，在堆栈结构2的中间形成桥结构203，桥结构203对应的阻挡层区域作为后续台阶刻蚀的掩膜，能保证桥结构203对应的阻挡层区域下面的复合层不会被刻蚀掉，通过桥结构203将第一存储阵列结构201及第二存储阵列结构202电连接(即桥结构203中的栅极层22与第一存储阵列结构201中的栅极层22及第二存储阵列结构202中的栅极层22仍是一个整体)。

更详细地，如图12所示，每个桥结构203沿着第一方向设置，每个桥结构203的一端连着第一存储阵列结构201、另一端连着第二存储阵列结构202；相邻两个台阶分区被一个桥结构203隔开，通过m+1个桥结构203对台阶区b进行划分，在第二方向上形成m个相互独立的台阶分区。

在步骤s142中，如图12所示，对堆栈结构2位于台阶分区bi中的区域进行修剪刻蚀，形成对应的分区台阶结构200i。

可选地，如图5所示，分区台阶结构200i包括两个独立台阶结构，两个独立台阶结构沿第一方向间隔排列，且两个独立台阶结构的同一级台阶的顶面相差一层复合层，一个独立台阶结构与第一存储阵列结构201电连接，另一个独立台阶结构与第二存储阵列结构202电连接。其中，每个独立台阶结构包括多级台阶，每级台阶的顶面暴露出栅极层22，用于接收电信号以实现第一存储阵列结构201与第二存储阵列结构202的驱动控制。

详细地，在第二衬底12上形成驱动控制结构33的步骤s2包括：

s21、提供第二衬底12，其包括沿第一方向依次排布的第一结构区c1和第二结构区c2；

s22、在第一结构区c1上形成第一页面缓冲器335、第一行解码器331和第一控制逻辑333，第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；

s23、在第二结构区c2上形成第二页面缓冲器336、第二行解码器332和第二控制逻辑334，第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接；

其中，第一行解码器331的位置与台阶结构200的位置相对应，第二行解码器332的位置与台阶结构200的位置相对应，且第一行解码器331与第二行解码器332在第二方向上相互错开。

更详细地，在步骤s21中，如图8所示，第二衬底12包括沿第一方向依次排布的第一结构区c1和第二结构区c2，第二衬底12上形成有驱动控制结构33；如图9-图10所示，第一结构区c1包括沿第二方向排布的第一结构分区c11和第二结构分区c12，第二结构区c2包括沿第二方向排布的第三结构分区c21和第四结构分区c22。

可选地，在步骤s22中，如图9所示，在第一结构分区c11上形成有第一页面缓冲器335，在第二结构分区c12上形成有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，且第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；在步骤s23中，如图9所示，在第三结构分区c21上形成有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，在第四结构分区c22上形成有第二页面缓冲器336，且第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

可选地，在步骤s22中，如图10所示，在第一结构分区c11上形成有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，在第二结构分区c12上形成有第一页面缓冲器335，且第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；在步骤s23中，如图10所示，在第三结构分区c21上形成有第二页面缓冲器336，在第四结构分区c22上形成有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，且第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

可以理解的是，第一行解码器331(或第二行解码器332)、第一控制逻辑333(或第二控制逻辑334)及第一页面缓冲器335(或第二页面缓冲器336)的结构及生产工艺可参见现有技术，在此不再赘述。

此外，第二衬底12上形成驱动控制结构33之前，先在第二衬底12中形成金属互连结构，所述金属互连结构将后续的第一页面缓冲器335、第二页面缓冲器336、第一行解码器331及第二行解码器332的端子引出到第二衬底12远离驱动控制结构33的一面。

详细地，如图4所示，将第一衬底11与第二衬底12键合的步骤s3包括：

s33、在存储结构20上形成介质层(图中未示出)，并在介质层中形成导电插塞；

s32、将第二衬底12键合设置在介质层上，且第二衬底12远离驱动控制结构33的一面与介质层键合，第一页面缓冲器335分别与第一存储阵列结构201及第二存储阵列结构电202连接，第二页面缓冲器336分别与第一存储阵列结构201及第二存储阵列结构202电连接，第一行解码器331通过台阶结构200分别与第一存储阵列结构201及第二存储阵列结构202电连接，第二行解码器332通过台阶结构200分别与第一存储阵列结构201及第二存储阵列结构202电连接。

其中，电连接通过金属互连结构与导电插塞的金属键合实现，或者电连接通过金属互连结构与导电插塞的导电线连接实现。

实施例二

在本发明的实施例一中，存储结构20设置在第一衬底11上，驱动控制结构33设置在第二衬底12上，可以先在两片独立的晶圆(衬底)上分别形成存储结构20和驱动控制结构33后再将两块晶圆进行键合电连接，完成整个三维存储器的制造，制造效率较高。

但是，采用两个晶圆的成本相对较大，且两个晶圆最后还需要对准键合；因此，我们也可以在一个晶圆上先形成存储结构20，后形成驱动控制结构33。

基于此，如图13所示，本实施例同样提供一种三维存储器，其包括：

衬底1；

存储结构20，设置在衬底1上，其包括沿第一方向(即x轴正方向)依次排布的第一存储阵列结构201、台阶结构200及第二存储阵列结构202，第一存储阵列结构201与第二存储阵列结构202电连接，台阶结构200与第一存储阵列结构201或第二存储阵列结构202电连接；

驱动控制结构33，设置在存储结构20上，其包括沿第一方向依次排布的第一单元结构和第二单元结构，第一单元结构和第二单元结构分别包括页面缓冲器、行解码器和控制逻辑，两个行解码器的位置与台阶结构200的位置相对应，且两个行解码器在第二方向(即y轴正方向)上相互错开；

页面缓冲器分别与第一存储阵列结构201及第二存储阵列结构202电连接，行解码器通过台阶结构200分别与第一存储阵列结构201及第二存储阵列结构202电连接；

其中，在衬底1的堆栈平面内，第二方向垂直于第一方向。

详细地，存储结构20的结构及形成过程同实施例一，在此不再赘述；在衬底1上形成存储结构20后，在存储结构20上沉积形成第一介质层，在第一介质层中形成与台阶结构200中台阶顶面电连接的导电插塞，接着在第一介质层上形成第二介质层，在第二介质层中形成与导电插塞电连接的金属互连结构，最后在第二介质层上形成驱动控制结构33，驱动控制结构33包括第一单元结构和第二单元结构。

可选地，如图9所示，所述第一单元结构包括沿第二方向排布的第一结构分区c11和第二结构分区c12，第一结构分区c11上设有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，第二结构分区c12上设有第一页面缓冲器335，第一控制逻辑333分别与所述第一页面缓冲器335及第一行解码器331电连接；第二单元结构包括沿第二方向排布的第三结构分区c21和第四结构分区c22，第三结构分区c21上设有第二页面缓冲器336，第四结构分区c22上设有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

可选地，如图10所示，第一单元结构包括沿第二方向排布的第一结构分区c11和第二结构分区c12，第一结构分区c11上设有第一页面缓冲器335，第二结构分区c12上设有沿第一方向依次排布的第一控制逻辑333和第一行解码器331，第一控制逻辑333分别与第一页面缓冲器335及第一行解码器331电连接；第二单元结构包括沿第二方向排布的第三结构分区c21和第四结构分区c22，第三结构分区c21上设有沿第一方向的反方向依次排布的第二控制逻辑334和第二行解码器332，第四结构分区c22上设有第二页面缓冲器336，第二控制逻辑334分别与第二页面缓冲器336及第二行解码器332电连接。

此外，在形成第一行解码器331和第二行解码器332时，第一行解码器331(或第二行解码器332)的端子与第二介质层中的金属互连结构电连接，使得第一行解码器331(或第二行解码器332)，通过字线及台阶结构200，与第一存储阵列结构201或第二存储阵列结构202电连接；在形成第一页面缓冲器335和第二页面缓冲器336时，第一页面缓冲器335(或第二页面缓冲器336)的端子与第二介质层中的金属互连结构电连接，使得第一页面缓冲器335(或第二页面缓冲器336)，通过位线分别与第一存储阵列结构201及第二存储阵列结构202电连接。

综上所述，在本发明所提供的三维存储器及三维存储器的制造方法中，台阶结构设置在第一存储阵列结构与第二存储阵列结构之间，且第一存储阵列结构与第二存储阵列结构电连接，从而使得驱动控制结构能通过该台阶结构从中间往两边的存储阵列结构进行驱动，实现了双边驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；同时，在驱动控制结构中，两个行解码器的位置与台阶结构的位置相对应，且两个行解码器在第二方向上相互错开，避免了两个行解码器的重复占用面积，为驱动控制结构中的其他部分如页面缓冲器和控制逻辑留下了更大的空间。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。