1.本发明涉及半导体器件，尤其是一种可控硅（scr）结构的瞬态电压抑制保护器件。
背景技术：
2.静电放电esd (electro
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static discharge, 静电放电)在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放,瞬间功率高达几十或者上百瓦，对电路系统内的芯片的摧毁强度极大。据统计35%以上的芯片失效是由于esd损伤引起的。所以芯片或系统的设计中，瞬态电压抑制保护模块的设计直接关系到电路系统的功能稳定性，以及系统可靠性，对电子产品极为重要。
3.对于静电保护而言，scr结构是一种具有高电流密度的器件，一般分为横向scr结构与纵向scr结构；一般而言scr电流密度与scr结构内的电热分布相关，例如横向scr器件由于存在电流集边效应易产生”热点”（如图1中的a点和b点位置）而烧毁，因此其电流密度一般小于纵向scr器件；但相比于纵向scr器件的特殊工艺，横向scr器件工艺通用化程度高，易于集成，方便改进，也是瞬态电压抑制保护器件设计中的重点。
技术实现要素：
4.本发明的目的是在于克服现有技术中存在的不足，提供一种沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，使得电流集边效应被很好地抑制，相较于传统横向scr器件在工作时具有更强的电流能力与鲁棒性。为实现以上技术目的，本发明实施例采用的技术方案是：本发明实施例提供了一种沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，包括：p型衬底，在p型衬底上生长有n型外延；在n型外延上部左侧制作有n型阱区，在n型外延上部右侧制作有与n型阱区相切的p型阱区；在n型阱区表面之下内部左侧制作有第一n+区，右侧制作有与第一n+区右侧相切的第一p+区；在p型阱区表面之下内部左侧制作有第二n+区，右侧制作有与第二n+区右侧相切的第二p+区；在n型阱区和p型阱区交界处制作有第三n+区，用于形成触发区；在第一p+区内刻蚀形成若干第一沟槽，通过原位掺杂p型多晶硅填充所述第一沟槽形成第三p+区；第三p+区的掺杂浓度与第一p+区在同一数量级；n型阱区内的第一p+区、第三p+区和第一n+区通过金属线相连作为器件阳极a；在第二n+区内刻蚀形成若干第二沟槽，通过原位掺杂n型多晶硅填充所述第二沟槽形成第四n+区；第四n+区的掺杂浓度与第二n+区在同一数量级；p型阱区内的第二n+区、第四n+区和第二p+区通过金属线相连作为器件阴极k。
5.更优地，第一沟槽形成的第三p+区向下穿透第一p+区进入n型阱区。
6.更优地，第二沟槽形成的第四n+区向下穿透第二n+区进入p型阱区。
7.更优地，第一沟槽和第二沟槽的深度相同。
8.作为优选，第一沟槽的深度为5μm～50μm。
9.作为优选，第二沟槽的深度为5μm～50μm。
10.本发明实施例提供的技术方案带来的有益效果是：沟槽下器件阳极区与阴极区的结深很深，器件工作时电流分布可以近似看成一维电流分布，因此横向scr器件的电流分布二维效应被大大降低，从而”热点”不容易在某一处产生，因此提升了器件的电流分布均匀性，增加了横向scr在通过大电流时的鲁棒性。
附图说明
11.图1为传统的横向scr器件结构示意图。
12.图2为本发明实施例一中的横向scr器件结构示意图。
13.图3为本发明实施例二中的横向scr器件结构示意图。
具体实施方式
14.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
15.实施例一；如图2所示，本发明的实施例提出一种沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件（本申请简称器件），包括：p型衬底1，在p型衬底1上生长有n型外延2；在n型外延2上部左侧制作有n型阱区3，在n型外延2上部右侧制作有与n型阱区3相切的p型阱区4；在n型阱区3表面之下内部左侧制作有第一n+区501，右侧制作有与第一n+区501右侧相切的第一p+区601；在p型阱区4表面之下内部左侧制作有第二n+区502，右侧制作有与第二n+区502右侧相切的第二p+区602；在n型阱区3和p型阱区4交界处制作有第三n+区503，用于形成触发区；第三n+区503跨接在n型阱区3和p型阱区4之间可以起到降低雪崩击穿电压的功能；在第一p+区601内刻蚀形成若干第一沟槽701，通过原位掺杂p型多晶硅填充所述第一沟槽701形成第三p+区；第三p+区的掺杂浓度与第一p+区601在同一数量级；n型阱区3内的第一p+区601、第三p+区和第一n+区501通过金属线相连作为器件阳极a；在第二n+区502内刻蚀形成若干第二沟槽702，通过原位掺杂n型多晶硅填充所述第二沟槽702形成第四n+区；第四n+区的掺杂浓度与第二n+区502在同一数量级；p型阱区4内的第二n+区502、第四n+区和第二p+区602通过金属线相连作为器件阴极k；作为优选，第一沟槽701形成的第三p+区向下穿透第一p+区601进入n型阱区3；作为优选，第二沟槽702形成的第四n+区向下穿透第二n+区502进入p型阱区4；作为优选，第一沟槽701和第二沟槽702的深度相同；作为优选，第一沟槽的深度为5μm～50μm，第二沟槽702的深度为5μm～50μm。
16.其工作原理是，沟槽下器件阳极区与阴极区的结深很深，相比之下横向结宽可以忽略；因此工作时，该器件结构的电流主要分布在x方向上（如图2中的横向），y方向上（如图2中的竖向）电流分量相比传统横向scr器件大大降低，电流分布可以近似看成一维电流分布，因此横向scr器件的电流分布二维效应被大大降低，从而”热点”不容易如图1中的pn结拐角处产生，提升了器件的电流分布均匀性，因此电流集边效应被很好的抑制；从而本申请提出的器件相比于传统横向scr器件在工作时将具有更强的电流能力与鲁棒性。
17.实施例二；如图3所示，实施例二中的第一沟槽701和第二沟槽702的深度更深，进一步加大y方向和x方向几何尺寸的差距，从而进一步抑制电流分布二维效应，提升了器件的电流分布均匀性，提高器件工作时的电流能力与鲁棒性。
18.最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
技术特征：
1.一种沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，包括：p型衬底(1)，在p型衬底(1)上生长有n型外延(2)；在n型外延(2)上部左侧制作有n型阱区(3)，在n型外延(2)上部右侧制作有与n型阱区(3)相切的p型阱区(4)；在n型阱区(3)表面之下内部左侧制作有第一n+区(501)，右侧制作有与第一n+区(501)右侧相切的第一p+区(601)；在p型阱区(4)表面之下内部左侧制作有第二n+区(502)，右侧制作有与第二n+区(502)右侧相切的第二p+区(602)；在n型阱区(3)和p型阱区(4)交界处制作有第三n+区(503)，用于形成触发区；其特征在于，在第一p+区(601)内刻蚀形成若干第一沟槽(701)，通过原位掺杂p型多晶硅填充所述第一沟槽(701)形成第三p+区；第三p+区的掺杂浓度与第一p+区(601)在同一数量级；n型阱区(3)内的第一p+区(601)、第三p+区和第一n+区(501)通过金属线相连作为器件阳极a；在第二n+区(502)内刻蚀形成若干第二沟槽(702)，通过原位掺杂n型多晶硅填充所述第二沟槽(702)形成第四n+区；第四n+区的掺杂浓度与第二n+区(502)在同一数量级；p型阱区(4)内的第二n+区(502)、第四n+区和第二p+区(602)通过金属线相连作为器件阴极k。2.如权利要求1所述的沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，其特征在于，第一沟槽(701)形成的第三p+区向下穿透第一p+区(601)进入n型阱区(3)。3.如权利要求1所述的沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，其特征在于，第二沟槽(702)形成的第四n+区向下穿透第二n+区(502)进入p型阱区(4)。4.如权利要求1所述的沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，其特征在于，第一沟槽(701)和第二沟槽(702)的深度相同。5.如权利要求1所述的沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，其特征在于，第一沟槽(701)的深度为5μm～50μm。6.如权利要求1所述的沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，其特征在于，第二沟槽(702)的深度为5μm～50μm。
技术总结
本发明提供一种沟槽原位掺杂多晶硅可控硅结构的瞬态电压抑制保护器件，包括：P型衬底，在P型衬底上生长有N型外延；在N型外延上部左侧制作有N型阱区，在N型外延上部右侧制作有与N型阱区相切的P型阱区；在N型阱区表面之下内部左侧制作有第一N+区，右侧制作有第一P+区；在P型阱区表面之下内部左侧制作有第二N+区，右侧制作有第二P+区；在N型阱区和P型阱区交界处制作有第三N+区；在第一P+区内刻蚀形成若干第一沟槽，通过原位掺杂P型多晶硅填充所述第一沟槽形成第三P+区；在第二N+区内刻蚀形成若干第二沟槽，通过原位掺杂N型多晶硅填充所述第二沟槽形成第四N+区；本发明可提高横向SCR器件的电流能力与鲁棒性。SCR器件的电流能力与鲁棒性。SCR器件的电流能力与鲁棒性。
技术研发人员：朱伟东 赵泊然
受保护的技术使用者：江苏应能微电子有限公司
技术研发日：2021.09.08
技术公布日：2021/10/11