有源矩阵基板及其制造方法与流程

1.本发明涉及有源矩阵基板及其制造方法。


背景技术：

2.液晶显示装置、有机电致发光(el)显示装置等所使用的有源矩阵基板具有：显示区域，其具有多个像素；以及显示区域以外的区域(非显示区域或边框区域)。在显示区域中，按每个像素具备薄膜晶体管(thin film transistor；以下，称为“tft”)等开关元件。作为这种开关元件，以往以来，已广泛使用以非晶硅膜为活性层的tft(以下，称为“非晶硅tft”)、以多晶硅膜为活性层的tft(以下，称为“多晶硅tft”)。
3.作为tft的活性层的材料，已提出使用氧化物半导体来代替非晶硅、多晶硅。将这种tft称为“氧化物半导体tft”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体tft能比非晶硅tft高速地动作。
4.tft的结构大体分为底栅结构和顶栅结构。当前，氧化物半导体tft多采用底栅结构，但也提出了使用顶栅结构(例如专利文献1)。在顶栅结构中，能够使栅极绝缘层变薄，因此能得到高的电流供应性能。
5.在有源矩阵基板的非显示区域，有时会单片(一体)地形成驱动电路等周边电路。通过单片地形成驱动电路，实现非显示区域的窄小化、安装工序简化所带来的成本降低。例如，在非显示区域中，有时会单片地形成栅极驱动电路，以cog(chip on glass：玻璃上芯片)方式安装源极驱动电路。
6.在智能手机等窄边框化要求高的设备中，有时不仅单片地形成栅极驱动器而且还单片地形成源极切换(source shared driving：ssd；源极共享驱动)电路等多路分配电路。ssd电路是从来自源极驱动器的各端子的1个视频信号线向多个源极配线分配视频数据的电路。通过搭载ssd电路，能够使非显示区域中的配置端子部和配线的区域(端子部/配线形成区域)更窄。另外，来自源极驱动器的输出数量减少，能够减小电路规模，因此能够降低驱动ic的成本。
7.驱动电路、ssd电路等周边电路包含tft。在本说明书中，将在显示区域的各像素中作为开关元件配置的tft称为“像素tft”或“像素晶体管”，将构成周边电路的tft称为“电路tft”或“电路晶体管”。另外，将电路tft中的构成驱动电路的tft称为“驱动电路用tft”，构成ssd电路的tft称为“ssd电路用tft”。
8.在将氧化物半导体tft用作像素tft的有源矩阵基板中，从制造工艺的观点来看，优选电路tft也与像素tft使用相同的氧化物半导体膜并且利用共同的工艺来形成。因此，电路tft和像素tft通常具有相同的结构。这些tft的特性也大致相同。
9.现有技术文献
10.专利文献
11.专利文献1：特开2015-109315号公报


技术实现要素：

12.发明要解决的问题
13.然而，像素tft与电路tft所要求的特性分别不同。另外，即使在电路tft之中，例如对于驱动电路用tft与ssd电路用tft，所要求的特性也是不同的。近年来，单片地形成于有源矩阵基板的周边电路的种类在增加，伴随于此，电路tft所要求的性能进一步多样化。
14.这样，在具备用途不同的多个tft的有源矩阵基板中，为了使各tft能够具有根据用途而要求的特性，就要求分开制作具有不同特性的多个氧化物半导体tft。
15.本发明的实施方式是鉴于上述情况而完成的，其目的在于提供一种有源矩阵基板，其具备具有顶栅结构并且特性相互不同的多个氧化物半导体tft。
16.用于解决问题的方案
17.本说明书公开了以下项目所记载的有源矩阵基板和有源矩阵基板的制造方法。
18.[项目1]一种有源矩阵基板，具备基板和支撑于上述基板的主面并且包含第1tft和第2tft的多个氧化物半导体tft，其中，
[0019]
各氧化物半导体tft具有：氧化物半导体层；栅极绝缘层，其配置在上述氧化物半导体层的一部分上；栅极电极，其配置在上述栅极绝缘层的一部分上；以及源极电极和漏极电极，
[0020]
上述第1tft的上述氧化物半导体层由第1氧化物半导体膜形成，上述第2tft的上述氧化物半导体层与上述第1tft的上述氧化物半导体层是不同的层，并且上述第2tft的上述氧化物半导体层由迁移率比上述第1氧化物半导体膜的迁移率高的第2氧化物半导体膜形成，
[0021]
上述第1tft和上述第2tft的上述氧化物半导体层分别包含由上述栅极绝缘层覆盖的高电阻区域以及位于上述高电阻区域的两侧且未由上述栅极绝缘层覆盖的低电阻区域，上述低电阻区域具有比上述高电阻区域小的电阻率，
[0022]
上述高电阻区域包含在从上述基板的上述主面的法线方向观看时与上述栅极电极重叠的沟道区域以及与上述栅极绝缘层重叠而与上述栅极电极不重叠的偏移区域，上述偏移区域包含分别位于上述沟道区域的两侧的源极侧偏移区域和漏极侧偏移区域，
[0023]
上述低电阻区域包含：源极接触区域，其电连接到上述源极电极；漏极接触区域，其隔着上述高电阻区域位于上述源极接触区域的相反侧，并且电连接到上述漏极电极；以及源极侧介设区域和漏极侧介设区域，其分别介于上述源极接触区域与上述高电阻区域之间以及上述漏极接触区域与上述高电阻区域之间，
[0024]
上述第1tft的上述栅极绝缘层包含第1绝缘膜和配置在上述第1绝缘膜上的第2绝缘膜，上述第2tft的上述栅极绝缘层包含上述第2绝缘膜而不包含上述第1绝缘膜，
[0025]
上述第1tft的上述偏移区域的沟道长度方向的合计长度l1大于上述第2tft的上述偏移区域的沟道长度方向的合计长度l2。
[0026]
[项目2]根据项目1所述的有源矩阵基板，其中，
[0027]
上述有源矩阵基板还具备位于上述第2tft的上述氧化物半导体层与上述基板之间的第1绝缘层，上述第1绝缘层包含上述第1绝缘膜。
[0028]
[项目3]根据项目1或2所述的有源矩阵基板，其中，
[0029]
上述第1tft的上述栅极绝缘层中的上述第1绝缘膜和上述第2绝缘膜的侧面以及
上述第2tft的上述栅极绝缘层中的上述第2绝缘膜的侧面均具有锥形形状。
[0030]
[项目4]根据项目3所述的有源矩阵基板，其中，
[0031]
上述第1tft的上述栅极绝缘层中的上述第1绝缘膜的上述侧面和上述第2绝缘膜的上述侧面是相互对齐的。
[0032]
[项目5]根据项目1或2所述的有源矩阵基板，其中，
[0033]
在上述第1tft的上述栅极绝缘层中，上述第2绝缘膜仅覆盖上述第1绝缘膜的上表面的一部分，在从上述基板的法线方向观看时，上述第2绝缘膜的侧面位于比上述第1绝缘膜的侧面靠内侧的位置。
[0034]
[项目6]根据项目3至5中的任意一个项目所述的有源矩阵基板，其中，
[0035]
在从上述基板的法线方向观看时，上述第1tft中的上述第2绝缘膜的缘部与上述栅极电极的缘部的距离d1大致等于上述第2tft中的上述第2绝缘膜的缘部与上述栅极电极的缘部的距离d2，上述第1tft中的上述第1绝缘膜的缘部与上述栅极电极的缘部的距离d3大于上述距离d1和上述距离d2。
[0036]
[项目7]根据项目1至6中的任意一个项目所述的有源矩阵基板，其中，
[0037]
上述第1绝缘膜和上述第2绝缘膜包含相同的绝缘材料。
[0038]
[项目8]根据项目1至7中的任意一个项目所述的有源矩阵基板，其中，
[0039]
上述第1tft具有使上述第2tft的阈值电压向正方向进行了偏移的阈值电压。
[0040]
[项目9]根据项目8所述的有源矩阵基板，其中，
[0041]
上述第1tft具有增强特性，上述第2tft具有耗尽特性。
[0042]
[项目10]根据项目1至9中的任意一个项目所述的有源矩阵基板，其中，
[0043]
上述有源矩阵基板具有：显示区域，其包含多个像素区域；以及非显示区域，其设置在上述显示区域的周边，
[0044]
上述多个氧化物半导体tft包含：多个像素tft，其分别配置于上述多个像素区域中的1个像素区域；以及多个电路tft，其构成配置在上述非显示区域的周边电路，
[0045]
各像素tft是上述第1tft，
[0046]
上述多个电路tft包含上述第2tft。
[0047]
[项目11]根据项目1至9中的任意一个项目所述的有源矩阵基板，其中，
[0048]
上述有源矩阵基板具有：显示区域，其包含多个像素区域；以及非显示区域，其设置在上述显示区域的周边，
[0049]
上述多个氧化物半导体tft包含：多个像素tft，其分别配置于上述多个像素区域中的1个像素区域；以及多个电路tft，其构成配置在上述非显示区域的周边电路，
[0050]
上述多个电路tft包含上述第1tft和上述第2tft。
[0051]
[项目12]根据项目10或11所述的有源矩阵基板，其中，
[0052]
上述有源矩阵基板还具备多个源极总线和多个栅极总线，上述各像素tft的上述源极电极电连接到上述多个源极总线中的1个源极总线，上述各像素tft的上述栅极电极电连接到上述多个栅极总线中的1个栅极总线，
[0053]
上述周边电路包含向上述多个源极总线中的n个源极总线分配显示信号的ssd电路，
[0054]
上述ssd电路包含多个ssd电路用tft，各ssd电路用tft是上述第2tft。
[0055]
[项目13]根据项目1至12中的任意一个项目所述的有源矩阵基板，其中，
[0056]
上述第1氧化物半导体膜和上述第2氧化物半导体膜均包含in和/或sn，
[0057]
上述第2氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计大于上述第1氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计。
[0058]
[项目14]根据项目1至12中的任意一个项目所述的有源矩阵基板，其中，
[0059]
上述第2氧化物半导体膜包含sn，上述第1氧化物半导体膜不包含sn，或者以比上述第2氧化物半导体膜低的浓度包含sn。
[0060]
[项目15]根据项目13所述的有源矩阵基板，其中，
[0061]
上述第1氧化物半导体膜和上述第2氧化物半导体膜均是in-ga-zn-o系半导体膜，
[0062]
上述第2氧化物半导体膜中的in相对于全部金属元素的原子个数比的合计大于上述第1氧化物半导体膜中的in相对于全部金属元素的原子个数比的合计。
[0063]
[项目16]根据项目1至15中的任意一个项目所述的有源矩阵基板，其中，
[0064]
上述第1氧化物半导体膜和上述第2氧化物半导体膜中的至少一方是包含结晶质部分的in-ga-zn-o系半导体膜。
[0065]
[项目17]一种有源矩阵基板的制造方法，是项目2所述的有源矩阵基板的制造方法，包含：
[0066]
工序(a)，在上述基板上形成上述第1tft的上述氧化物半导体层；
[0067]
工序(b)，以覆盖上述第1tft的上述氧化物半导体层的方式形成成为上述第1绝缘膜的绝缘膜；
[0068]
工序(c)，在上述绝缘膜上形成上述第2tft的上述氧化物半导体层；
[0069]
工序(d)，以覆盖上述第2tft的上述氧化物半导体层的方式形成成为上述第2绝缘膜的其它绝缘膜；
[0070]
工序(e)，在上述其它绝缘膜上形成上述第1tft和上述第2tft的上述栅极电极；
[0071]
工序(f)，在上述工序(e)之后，进行上述绝缘膜和上述其它绝缘膜的图案化，从而由上述绝缘膜和上述其它绝缘膜分别得到上述第1绝缘膜和上述第2绝缘膜，由此，形成上述第1tft的上述栅极绝缘层和上述第2tft的上述栅极绝缘层，并且在上述第2tft的上述氧化物半导体层的上述基板侧形成上述第1绝缘层；以及
[0072]
工序(g)，在上述第1tft和上述第2tft中，分别进行使上述氧化物半导体层中的未由上述栅极绝缘层覆盖的部分的电阻率比由上述栅极绝缘层覆盖的部分低的低电阻化处理，由此在上述氧化物半导体层中的未由上述栅极绝缘层覆盖的部分形成上述低电阻区域。
[0073]
[项目18]根据项目17所述的有源矩阵基板的制造方法，其中，
[0074]
在上述工序(f)中，将同一抗蚀剂层作为掩模进行上述绝缘膜和上述其它绝缘膜的干式蚀刻，从而形成上述第1tft的上述栅极绝缘层、上述第2tft的上述栅极绝缘层、以及上述第1绝缘层，
[0075]
以在上述第1tft的上述栅极绝缘层中的上述第1绝缘膜和上述第2绝缘膜的侧面以及上述第2tft的上述栅极绝缘层中的上述第2绝缘膜的侧面形成锥形形状的条件进行上述干式蚀刻，由此，使上述第1tft的上述栅极绝缘层的沟道长度方向的宽度大于上述第2tft的上述栅极绝缘层的沟道长度方向的宽度。
[0076]
[项目19]根据项目17所述的有源矩阵基板的制造方法，其中，
[0077]
上述工序(f)包含：
[0078]
第1蚀刻工序(f1)，将第1抗蚀剂层作为掩模进行上述其它绝缘膜的蚀刻；以及
[0079]
第2蚀刻工序(f2)，在上述工序(f1)之后，将与上述第1抗蚀剂层不同的第2抗蚀剂层作为掩模进行上述绝缘膜的蚀刻。
[0080]
[项目20]根据项目17所述的有源矩阵基板的制造方法，其中，
[0081]
上述工序(f)包含：
[0082]
第3蚀刻工序(f3)，将第3抗蚀剂层作为掩模进行上述绝缘膜和上述其它绝缘膜的图案化，从而在形成上述第2tft的区域中，形成上述第2tft的上述栅极绝缘层和上述第1绝缘层；以及
[0083]
第4蚀刻工序(f4)，在上述工序(f3)之前或之后，将与上述第3抗蚀剂层不同的第4抗蚀剂层作为掩模进行上述绝缘膜和上述其它绝缘膜的图案化，从而在形成上述第1tft的区域中，形成上述第1tft的上述栅极绝缘层。
[0084]
发明效果
[0085]
根据本发明的一实施方式，可提供一种有源矩阵基板，其具备具有顶栅结构并且特性不同的多个氧化物半导体tft。另外，根据本发明的一实施方式，可提供能使用同一氧化物半导体膜分开制作特性不同的多个氧化物半导体tft的有源矩阵基板的制造方法。
附图说明
[0086]
图1是示出第1实施方式的有源矩阵基板1000的平面结构的一例的概略图。
[0087]
图2a是例示形成于有源矩阵基板1000的第1tft100和第2tft200的俯视图。
[0088]
图2b是第1tft100和第2tft200的沿着图2a所示的iib-iib’线的截面图。
[0089]
图3是例示第1tft100和第2tft200的vg-id特性的图。
[0090]
图4a是示出有源矩阵基板1000的制造方法的工序截面图。
[0091]
图4b是示出有源矩阵基板1000的制造方法的工序截面图。
[0092]
图4c是示出有源矩阵基板1000的制造方法的工序截面图。
[0093]
图4d是示出有源矩阵基板1000的制造方法的工序截面图。
[0094]
图4e是示出有源矩阵基板1000的制造方法的工序截面图。
[0095]
图4f是示出有源矩阵基板1000的制造方法的工序截面图。
[0096]
图4g是示出有源矩阵基板1000的制造方法的工序截面图。
[0097]
图4h是示出有源矩阵基板1000的制造方法的工序截面图。
[0098]
图4i是示出有源矩阵基板1000的制造方法的工序截面图。
[0099]
图4j是示出有源矩阵基板1000的制造方法的工序截面图。
[0100]
图4k是示出有源矩阵基板1000的制造方法的工序截面图。
[0101]
图4l是示出有源矩阵基板1000的制造方法的工序截面图。
[0102]
图4m是示出有源矩阵基板1000的制造方法的工序截面图。
[0103]
图4n是示出有源矩阵基板1000的制造方法的工序截面图。
[0104]
图4o是示出有源矩阵基板1000的制造方法的工序截面图。
[0105]
图4p是示出有源矩阵基板1000的制造方法的工序截面图。
[0106]
图5a是示出有源矩阵基板1000的制造方法的工序截面图。
[0107]
图5b是示出有源矩阵基板1000的制造方法的工序截面图。
[0108]
图5c是示出有源矩阵基板1000的制造方法的工序截面图。
[0109]
图6a是示出有源矩阵基板1000的另一制造方法的工序截面图。
[0110]
图6b是示出有源矩阵基板1000的另一制造方法的工序截面图。
[0111]
图6c是示出有源矩阵基板1000的另一制造方法的工序截面图。
[0112]
图6d是示出有源矩阵基板1000的另一制造方法的工序截面图。
[0113]
图7a是示出有源矩阵基板1000的再一制造方法的工序截面图。
[0114]
图7b是示出有源矩阵基板1000的再一制造方法的工序截面图。
[0115]
图7c是示出有源矩阵基板1000的再一制造方法的工序截面图。
[0116]
图7d是示出有源矩阵基板1000的再一制造方法的工序截面图。
[0117]
图8是例示栅极驱动电路中的移位寄存电路的图。
[0118]
图9是例示单位移位寄存电路sr的图。
[0119]
图10是例示ssd电路的图。
[0120]
附图标记说明
[0121]
1 基板
[0122]
2a、2b 下部导电层
[0123]
3 下部绝缘层
[0124]
4 第1氧化物半导体层
[0125]
4a 第1高电阻区域
[0126]
4b 第1低电阻区域
[0127]
41 第1沟道区域
[0128]
42 第1偏移区域
[0129]
6 第2氧化物半导体层
[0130]
6a 第2高电阻区域
[0131]
6b 第2低电阻区域
[0132]
61 第2沟道区域
[0133]
62 第2偏移区域
[0134]
42s、62s 源极侧偏移区域
[0135]
42d、62d 漏极侧偏移区域
[0136]
43s、63s 源极侧介设区域
[0137]
43d、64d 漏极侧介设区域
[0138]
44s、64d 源极接触区域
[0139]
44d、64d 漏极接触区域
[0140]
5a、5b 栅极绝缘层
[0141]
7a、7b 栅极电极
[0142]
8a、8b 源极电极
[0143]
9a、9b 漏极电极
[0144]
10 层间绝缘层
[0145]
11 无机绝缘层
[0146]
12 有机绝缘层
[0147]
13 上部绝缘层
[0148]
17 电介质层
[0149]
51 第1绝缘膜
[0150]
52 第2绝缘膜
[0151]
100 第1tft
[0152]
200 第2tft
[0153]
1000 有源矩阵基板
[0154]
ce 共用电极
[0155]
pe 像素电极
[0156]
gl 栅极总线
[0157]
sl 源极总线
[0158]
l1 第1偏移区域的长度
[0159]
l1 第2偏移区域的长度
[0160]
m1、m2、m3、m4、m5、m6、m7、m8 抗蚀剂层的掩模部
具体实施方式
[0161]
如上所述，对于设置于有源矩阵基板的tft，按其每一用途所要求的特性是不同的。以下，以液晶显示装置所使用的有源矩阵基板为例，对优选的tft特性的一个例子进行说明。
[0162]
在ssd电路所使用的ssd电路用tft中，需要流过比较大的导通电流，要求高的电流驱动力。若使用电流驱动力小的tft，则有时难以通过规定的时间对源极总线进行充电。另外，若为了确保所希望的电流驱动力而增大tft的沟道宽度，则tft的尺寸会增大，有可能无法实现窄边框化。因此，在ssd电路用tft中，优选降低阈值电压来进一步提高导通电流。ssd电路用tft例如可以具有具备负的阈值电压的耗尽(depletion)特性。
[0163]
相对于此，在栅极驱动器等驱动电路所使用的驱动电路用tft中，优选使其阈值电压比ssd电路用tft的阈值电压向正方向偏移，来减小截止漏电流。若截止漏电流大，则可能会成为消耗电力的增大、驱动电路的动作不良、误动作等的原因。驱动电路用tft例如可以具有具备正的阈值电压的增强(enhancement)特性。
[0164]
另外，作为液晶显示装置所使用的像素tft，优选使用截止漏电流小的tft。由此，能够抑制显示的对比度的降低。像素tft可以具有耗尽特性，也可以具有增强特性。
[0165]
此外，tft的用途和被要求的特性不限于上述的例子，是多样化的。
[0166]
经本发明的发明人研究，难以利用相同的氧化物半导体膜形成特性不同的多个tft。例如，虽然ssd电路用tft优选使用具有高迁移率的氧化物半导体，但是伴随着氧化物半导体的高迁移率化，tft的阈值电压向负方向偏移，成为耗尽特性。具有耗尽特性的tft有时并不适合于驱动电路用tft。另一方面，驱动电路用tft优选具有增强特性，但是在具有增强特性的tft中，难以进一步提高导通电流，因此有可能不适合于例如ssd电路等其它周边电路。
[0167]
对此，可以考虑通过将相互不同的氧化物半导体膜用作活性层来形成特性不同的多个tft。然而，仅通过使氧化物半导体膜的材料不同，对于多个tft中的每一个tft有时难以实现根据其用途所要求的特性。
[0168]
本发明的发明人基于上述见解，发现了分开制作各自能具有根据用途所要求的特性的多个顶栅tft的方法。根据本发明的一实施方式，通过不仅使活性层的材料相互不同而且使栅极绝缘层、活性层的结构相互不同，能相互独立地控制各tft的特性。另外，能够抑制制造工序数量、制造成本的增加，并且分开制作这些tft。
[0169]
(第1实施方式)
[0170]
以下，参照附图以液晶显示装置所使用的有源矩阵基板为例来说明第1实施方式的有源矩阵基板。
[0171]
＜有源矩阵基板1000的基本构成＞
[0172]
图1是示出本实施方式的有源矩阵基板1000的平面结构的一例的概略图。
[0173]
有源矩阵基板1000具有显示区域dr和显示区域dr以外的区域(非显示区域或边框区域)fr。显示区域dr包括按矩阵状排列的像素区域pix。像素区域pix(有时也简称为“像素”)是与显示装置的像素对应的区域。非显示区域fr是位于显示区域dr的周边且无助于显示的区域。
[0174]
在非显示区域fr中，例如一体(单片)地设置有栅极驱动器、作为ssd电路发挥功能的多路分配电路等。源极驱动器例如安装于有源矩阵基板1000。
[0175]
在显示区域dr中，形成有在行方向上延伸的多个栅极总线gl和在列方向上延伸的多个源极总线sl。各像素区域pix例如是由栅极总线gl和源极总线sl规定的。栅极总线gl分别连接到栅极驱动器的各端子。源极总线sl分别连接到源极驱动器的各端子。
[0176]
各像素区域pix具有像素晶体管(像素tft)tp和像素电极pe。像素晶体管tp的栅极电极电连接到对应的栅极总线gl，源极电极电连接到对应的源极总线sl。漏极电极电连接到像素电极pe。在将有源矩阵基板1000应用于ffs(fringe field switching：边缘场开关)模式等横向电场模式的显示装置的情况下，虽未图示，但在有源矩阵基板1000中设置有多个像素共用的电极(共用电极)。在将有源矩阵基板应用于纵向电场模式的显示装置的情况下，共用电极ce也可以设置于与有源矩阵基板隔着液晶层相对配置的相对基板。
[0177]
在有源矩阵基板1000的非显示区域中形成有构成周边电路的多个电路tft。电路tft包含构成栅极驱动器的驱动电路用tft、构成ssd电路的ssd电路用tft等。
[0178]
＜有源矩阵基板1000中的tft结构＞
[0179]
接下来，对有源矩阵基板1000所包含的多个顶栅tft的结构进行说明。
[0180]
本实施方式的有源矩阵基板1000具备具有顶栅结构的多个氧化物半导体tft。各氧化物半导体tft具有氧化物半导体层和隔着栅极绝缘层配置在氧化物半导体层的一部分上的栅极电极。
[0181]
多个氧化物半导体tft至少包含具有相互不同的特性的1个第1tft和1个第2tft。将成为第1tft的活性层的氧化物半导体层称为“第1氧化物半导体层”，将成为第2tft的活性层的氧化物半导体层称为“第2氧化物半导体层”。第1tft和第2tft在以下的方面不同。
[0182]
(i)氧化物半导体材料
[0183]
第1氧化物半导体层与第2氧化物半导体层是不同的层(即，由不同的氧化物半导
体膜形成)。在本实施方式中，第1氧化物半导体层由迁移率相对低的第1氧化物半导体膜(以下，称为“低迁移率氧化物半导体膜”)形成，第2氧化物半导体层由具有比低迁移率氧化物半导体膜高的迁移率的第2氧化物半导体膜(以下，称为“高迁移率氧化物半导体膜”)形成。
[0184]
(ii)栅极绝缘层的结构
[0185]
第1tft的栅极绝缘层比第2tft的栅极绝缘层厚。具体地说，第1tft的栅极绝缘层包含第1绝缘膜和配置在第1绝缘膜上的第2绝缘膜。另一方面，在第2tft中，第2氧化物半导体层位于第1绝缘膜与第2绝缘膜之间。因此，第2tft的栅极绝缘层包含第2绝缘膜，但不包含第1绝缘膜。由此，能够使第2tft的每单位面积的栅极绝缘层的电容(栅极电容)比第1tft高。因此，在施加到栅极-漏极间的电压vdg相同的情况下，能够使第2tft的导通电流(漏极电流id)比第1tft大。
[0186]
(iii)偏移区域的长度
[0187]
第1氧化物半导体层和第2氧化物半导体层均包含形成沟道的高电阻区域和位于高电阻区域的两侧且电阻率比高电阻区域的电阻率小的低电阻区域。高电阻区域包含隔着栅极绝缘层与栅极电极重叠的沟道区域和从基板1的法线方向观看时与栅极电极不重叠的偏移区域。当在tft的活性层设置偏移区域时，能够降低截止漏电流。然而，偏移区域是不与栅极电极相对的区域，在tft导通时，不会由于向栅极电极施加电压而被低电阻化。因此，若偏移区域的沟道长度方向的长度(偏移长度)增加，则会成为导通电流降低的原因。
[0188]
在本实施方式中，第1氧化物半导体层的偏移区域(以下，称为“第1偏移区域”)的沟道长度方向的长度l1大于第2氧化物半导体层的偏移区域(以下，称为“第2偏移区域”)的沟道长度方向的长度l2。因此，第1tft能具有比第2tft优异的截止漏电特性。第2tft由于由偏移区域引起的导通电流的降低被抑制，因此能具有比第1tft高的导通特性。
[0189]
此外，典型的是，各tft的氧化物半导体层能在沟道区域的两侧(源极侧和漏极侧)分别具有偏移区域。在该情况下，“第1偏移区域的长度l1”是指第1氧化物半导体层中的、源极侧和漏极侧的偏移区域的沟道长度方向的合计长度。同样地，“第2偏移区域的长度l2”是指第2氧化物半导体层中的、源极侧和漏极侧的偏移区域的沟道长度方向的合计长度。
[0190]
如上述(i)～(iii)所说明的那样，在第1tft和第2tft中，通过不仅将活性层设为不同的层，还在成为第1tft的栅极绝缘层的第1绝缘膜与第2绝缘膜之间形成作为第2tft的活性层的第2氧化物半导体层，来使栅极绝缘层的结构相互不同。而且，例如利用栅极绝缘层的厚度的差异，使第1tft和第2tft的偏移区域的长度l1、l2相互不同。根据本实施方式，能够分别独立地控制各tft的氧化物半导体膜的材料、栅极绝缘层的厚度、偏移区域的长度，因此能根据用途控制各tft的特性。具体地说，在本实施方式中，第2tft能具有比第1tft高的迁移率(tft迁移率)。如后所述，第1tft可以具有使第2tft的阈值电压向正方向进行了偏移的阈值电压。此外，在本说明书中，将实际的tft中的迁移率称为“tft迁移率”，以与氧化物半导体材料本身的迁移率区别开。
[0191]
以下，参照附图更具体地说明本实施方式的第1tft和第2tft的结构。
[0192]
图2a是例示有源矩阵基板1000的第1tft100和第2tft200的俯视图，图2b是图2a的iib-iib’线处的截面图。有源矩阵基板1000能具有多个第1tft100和多个第2tft200，但仅图示单个第1tft100和单个第2tft200来进行说明。
[0193]
第1tft100和第2tft200是支撑于基板1并且具有氧化物半导体层作为活性层的顶栅型的tft。
[0194]
第1tft100具有第1氧化物半导体层4作为活性层，第2tft具有第2氧化物半导体层6作为活性层。第1氧化物半导体层4和第2氧化物半导体层6是不同的层。第1氧化物半导体层4由迁移率相对低的迁移率氧化物半导体膜形成。第2氧化物半导体层6由迁移率比低迁移率氧化物半导体膜的迁移率高的高迁移率氧化物半导体膜形成。
[0195]
第1tft100具备：第1氧化物半导体层4，其配置于基板1的主面；栅极绝缘层5a，其配置在第1氧化物半导体层4的一部分上；栅极电极7a，其配置在栅极绝缘层5a的一部分上；以及源极电极8a和漏极电极9a。栅极电极7a以隔着栅极绝缘层5a覆盖第1氧化物半导体层4的一部分的方式配置。
[0196]
第1氧化物半导体层4包含第1高电阻区域4a和位于第1高电阻区域4a的两侧且电阻率比第1高电阻区域4a的电阻率小的第1低电阻区域4b。可以第1高电阻区域4a是半导体区域，第1低电阻区域4b是导电体区域。在本实施方式中，第1高电阻区域4a由栅极绝缘层5a覆盖，第1低电阻区域4b未由栅极绝缘层5a覆盖。这种结构例如能通过将栅极绝缘层5a和栅极电极7a作为掩模进行第1氧化物半导体层4的低电阻化处理而得到。
[0197]
第1高电阻区域4a包含在从基板1的主面的法线方向(以下，简称为“基板1的法线方向”。)观看时隔着栅极绝缘层5a与栅极电极7a重叠的第1沟道区域41和位于第1沟道区域41的两侧的第1偏移区域42。第1偏移区域42是在从基板1的法线方向观看时与栅极绝缘层5a重叠而与栅极电极7a不重叠的区域。在该例子中，第1偏移区域42包含分别位于第1沟道区域41的两侧的源极侧偏移区域42s和漏极侧偏移区域42d。
[0198]
第1偏移区域42在沟道长度方向上具有长度l1。在该例子中，长度l1是将源极侧偏移区域42s的沟道长度方向的长度l1s和漏极侧偏移区域42d的沟道长度方向的长度l1d合计起来的长度。源极侧偏移区域42s的长度l1s由在从基板1的法线方向观看时从栅极电极7a的源极侧的缘部至栅极绝缘层5a的源极侧的缘部为止的沟道长度方向的长度来规定。同样地，漏极侧偏移区域42d的长度l1d由在从基板1的法线方向观看时从栅极电极7a的漏极侧的缘部至栅极绝缘层5a的漏极侧的缘部为止的沟道长度方向的长度来规定。
[0199]
第1低电阻区域4b包含电连接到源极电极8a的源极接触区域44s和电连接到漏极电极9a的漏极接触区域44d。在从基板1的法线方向观看时，漏极接触区域44d隔着第1高电阻区域4a位于源极接触区域44s的相反侧。第1低电阻区域4b还包含介于源极接触区域44s与第1高电阻区域4a之间的源极侧介设区域43s以及位于漏极接触区域44d与第1高电阻区域4a之间的漏极侧介设区域43d。
[0200]
栅极绝缘层5a配置在第1氧化物半导体层4的一部分上。栅极绝缘层5a包含第1绝缘膜51和配置在第1绝缘膜51上的第2绝缘膜52。在该例子中，栅极绝缘层5a具有以第1绝缘膜51为下层且以第2绝缘膜52为上层的层叠结构。
[0201]
第1绝缘膜51和第2绝缘膜52的材料可以相同。例如第1绝缘膜51和第2绝缘膜52可以均为sio2膜。在该情况下，通过截面照片等，能够确认这些绝缘膜的边界。或者，第1绝缘膜51和第2绝缘膜52的材料也可以相互不同。例如，可以第1绝缘膜51是sio2膜，第2绝缘膜52是sio
x
ny膜。
[0202]
如图所示，栅极绝缘层5a的第1绝缘膜51可以是与第1氧化物半导体层4的第1高电
阻区域4a的上表面直接接触的。另外，栅极绝缘层5a的第2绝缘膜52可以是与第1绝缘膜51的上表面直接接触的。在栅极绝缘层5a中，第1绝缘膜51的侧面和第2绝缘膜52的侧面可以是相互对齐的。这种结构能通过利用相同的掩模将第1绝缘膜51和第2绝缘膜52图案化而形成。
[0203]
第1氧化物半导体层4、栅极绝缘层5a以及栅极电极7a由层间绝缘层10覆盖。层间绝缘层10也可以是与第1氧化物半导体层4的第1低电阻区域4b的上表面直接接触的。
[0204]
源极电极8a和漏极电极9a例如配置在层间绝缘层10上。在该例子中，在层间绝缘层10设置有：第1开口部10as，其使第1氧化物半导体层4的源极接触区域44s露出；以及第2开口部10ad，其使漏极接触区域44d露出。源极电极8a配置在层间绝缘层10上和第1开口部10as内，在第1开口部10as内连接到源极接触区域44s。漏极电极9a配置在层间绝缘层10上和第2开口部10ad内，在第2开口部10ad内连接到漏极接触区域44d。
[0205]
第1tft100也可以在第1氧化物半导体层4与基板1之间还具备作为遮光层发挥功能的下部导电层2a。下部导电层2a由下部绝缘层3覆盖。第1氧化物半导体层4隔着下部绝缘层3配置在下部导电层2a上。下部导电层2a可以配置为在从基板1的法线方向观看时与第1氧化物半导体层4的至少第1沟道区域41重叠。由此，能够抑制由来自基板1侧的光(背光源光)引起的第1氧化物半导体层4的特性劣化。下部导电层2a也可以是在从基板1的法线方向观看时与第1氧化物半导体层4的第1偏移区域42至少部分地重叠，例如，可以是与第1高电阻区域4a整体重叠。通过对第1偏移区域42的一部分或整体进行遮光，能够抑制第1偏移区域42由于光劣化而被低电阻化。因此，能够抑制截止漏电流的增加。
[0206]
在将第1tft100用作图1所示的像素晶体管tp(像素tft)的情况下，栅极电极7a被电连接到对应的栅极总线gl。栅极电极7a可以是与栅极总线gl使用相同的导电膜而与对应的栅极总线gl一体地形成的。源极电极8a被电连接到对应的源极总线sl。源极电极8a可以是与源极总线sl使用相同的导电膜而与对应的源极总线sl一体地形成的。漏极电极9a被电连接到对应的像素电极pe。
[0207]
另一方面，第2tft200与第1tft100同样，具备第2氧化物半导体层6、配置在第2氧化物半导体层6的一部分上的栅极绝缘层5b、配置在栅极绝缘层5b的一部分上的栅极电极7b、以及源极电极8b和漏极电极9b。
[0208]
第2tft200的栅极绝缘层5b包含第2绝缘膜52，但不包含第1绝缘膜51，这一点与第1tft100的栅极绝缘层5a不同。在该例子中，栅极绝缘层5b比栅极绝缘层5a薄第1绝缘膜51的厚度的量。栅极绝缘层5b可以仅由第2绝缘膜52构成。栅极绝缘层5b的第2绝缘膜52可以是与第1氧化物半导体层4的上表面的一部分(第1高电阻区域4a的上表面)直接接触的。
[0209]
可以在第2氧化物半导体层6与基板1之间设置有包含第1绝缘膜51的第1绝缘层5c。即，第2氧化物半导体层6可以位于第1绝缘层5c与栅极绝缘层5b之间。换句话说，第2氧化物半导体层6可以位于第1绝缘膜51与第2绝缘膜52之间。第1绝缘层5c的侧面可以是与第2氧化物半导体层6的侧面对齐的。这种构成能通过将第2氧化物半导体层6作为掩模进行第1绝缘膜51的图案化而得到。
[0210]
此外，在本说明书中，作为第1tft100的栅极绝缘层5a的上层的第2绝缘膜52与第2tft200的栅极绝缘层5b所包含的第2绝缘膜52是由相同的绝缘膜形成的(即是同层)。同样地，作为第1tft100的栅极绝缘层5a的下层的第1绝缘膜51与位于第2氧化物半导体层6的基
板1侧的第1绝缘层5c所包含的第1绝缘膜51是同层。
[0211]
第2氧化物半导体层6与第1tft100的第1氧化物半导体层4同样，包含由栅极绝缘层5b覆盖的第2高电阻区域6a和位于第2高电阻区域6a的两侧并且未由栅极绝缘层5b覆盖的第2低电阻区域6b。
[0212]
第2高电阻区域6a包含在从基板1的法线方向观看时与栅极电极7b重叠的第2沟道区域61以及与栅极绝缘层5b重叠而与栅极电极7b不重叠的第2偏移区域62。第2偏移区域62包含源极侧偏移区域62s和漏极侧偏移区域62d。另一方面，第2低电阻区域6b包含：源极接触区域64s，其电连接到源极电极8b；漏极接触区域64d，其电连接到漏极电极9b；源极侧介设区域63s，其介于源极接触区域64s与第2高电阻区域6a之间；以及漏极侧介设区域63d，其介于漏极接触区域64d与第2高电阻区域6a之间。
[0213]
第2偏移区域62在沟道长度方向上具有长度l2。在该例子中，长度l2是将源极侧偏移区域62s的沟道长度方向的长度l2s和漏极侧偏移区域62d的沟道长度方向的长度l2d合计起来的长度。源极侧偏移区域62s的长度l2s由在从基板1的法线方向观看时从栅极电极7b的源极侧的缘部至栅极绝缘层5b的源极侧的缘部为止的沟道长度方向的长度来规定。同样地，漏极侧偏移区域62d的长度l2d由在从基板1的法线方向观看时从栅极电极7b的漏极侧的缘部至栅极绝缘层5b的漏极侧的缘部为止的沟道长度方向的长度来规定。
[0214]
在本实施方式中，第2tft200中的第2偏移区域62的长度l2小于第1tft100中的第1偏移区域42的长度l1。如图所示，第2tft200的源极侧和漏极侧的偏移区域的长度l2s、l2d可以分别小于第1tft100的源极侧和漏极侧的偏移区域的长度l1s、l1d。
[0215]
第2氧化物半导体层6、栅极绝缘层5b以及栅极电极7b由层间绝缘层10覆盖。层间绝缘层10可以是与第2氧化物半导体层6的第2低电阻区域6b的上表面直接接触的。
[0216]
源极电极8b和漏极电极9b例如配置在层间绝缘层10上。与第1tft100同样，在该例子中，源极电极8b在形成于层间绝缘层10的第1开口部10bs内连接到源极接触区域64s。漏极电极9b在形成于层间绝缘层10的第2开口部10bd内连接到漏极接触区域64d。
[0217]
与第1tft100同样，第2tft200也可以在第2氧化物半导体层6与基板1之间还具备作为遮光层发挥功能的下部导电层2b。下部导电层2b由下部绝缘层3覆盖。如图所示，可以在下部绝缘层3上配置有第1绝缘层5c，在第1绝缘层5c上配置有第2氧化物半导体层6。与第1tft100的遮光层同样，下部导电层2b可以配置为在从基板1的法线方向观看时与第2氧化物半导体层6的至少第2沟道区域61重叠。下部导电层2b也可以是在从基板1的法线方向观看时与第2氧化物半导体层6的第2偏移区域62至少部分地重叠，例如，可以是与第2高电阻区域6a整体重叠。
[0218]
也可以第1tft100和第2tft200的栅极电极7a、7b由相同的导电膜(栅极用导电膜)形成，源极电极8a、8b和漏极电极9a、9b由相同的导电膜(源极用导电膜)形成。另外，下部导电层2a、2b可以均由相同的导电膜(下部导电膜)形成。
[0219]
第1tft100和第2tft200的结构不限于图2a和图2b所示的结构。
[0220]
在图示的例子中，在第1tft100中，源极侧偏移区域42s的长度l1s与漏极侧偏移区域42d的长度l1d大致相同，但是它们也可以相互不同(非对称结构)。同样地，在第2tft200中，源极侧偏移区域62s和漏极侧偏移区域62d的长度l2s、l2d也可以相互不同。
[0221]
在第1tft100和第2tft200中，下部导电层2a、2b可以是电浮动状态，也可以固定为
gnd电位(0v)。或者，也可以通过将下部导电层2a、2b分别利用未图示的连接部电连接到栅极电极7a、7b来使下部导电层2a、2b作为下部栅极电极发挥功能(双栅结构)。由此，能够进一步提高导通电流。例如，在第2tft200中，也可以是以在从基板1的法线方向观看时与第2偏移区域62至少部分地重叠的方式设置下部导电层2b，并使下部导电层2b作为下部栅极电极发挥功能。由此，通过在第2tft200导通时对下部栅极电极也施加规定的电压，从而第2偏移区域62被低电阻化。因此，能够进一步提高导通电流。
[0222]
另外，在第1tft100和/或第2tft200中，可以将源极电极和漏极电极中的至少一方设置在比第1氧化物半导体层4和第2氧化物半导体层6靠基板1侧。例如，可以将源极电极和漏极电极中的至少一方与下部导电层2a、2b使用相同的导电膜形成，并在形成于下部绝缘层3的开口部内，使其电连接到对应的氧化物半导体层。
[0223]
而且，第1tft100和第2tft200的各层的平面形状、尺寸、沟道长度、沟道宽度等根据各tft的用途设定即可，可以相互不同。
[0224]
＜效果＞
[0225]
如表1所示，在本实施方式中，使第1tft100和第2tft200的(i)氧化物半导体材料、(ii)栅极绝缘层的结构以及(iii)偏移区域的长度相互不同。由此，能够使第1tft100和第2tft200的特性相互不同。在该例子中，第2tft200能具有比第1tft100高的tft迁移率。此外，表1中的“大”、“小”、“高”以及“低”表示与另一方tft比较时的相对的大小关系。
[0226]
[表1]
[0227][0228]
图3是例示第1tft100和第2tft200的vg-id特性的图。坐标图的横轴表示以漏极电极的电位为基准的栅极电极的电位(栅极-漏极间电压)vg，坐标图的纵轴表示漏极电流id。
[0229]
根据图3可知，第2tft200具有比第1tft100的阈值电压在正方向上高的阈值电压。考虑这是因为，如前所述，由于表1所示的材料和结构的差异，第2tft200的tft迁移率比第1tft100高，阈值电压向正方向进行了偏移。
[0230]
第1tft100由于截止漏电流小，因此适合用作像素tft。像素tft可以具有阈值电压为正的增强特性，也可以具有阈值电压为负的耗尽特性。另外，在第1tft100具有增强特性的情况下，能适合用于驱动电路用tft等电路tft。由此，能够减小消耗电力。另外，能够抑制电路误动作，能够抑制成品率的降低。而且，也可以将第1tft100用作检查用tft或esd保护用tft。
[0231]
第2tft200例如适合用于ssd电路用tft等电路tft。第2tft200具有比第1tft100高的tft迁移率，电流驱动力(导通电流)优异。另外，能实现短沟道化，能够减少电路面积。
[0232]
或者，也可以在驱动电路中使第1tft100和第2tft200混合存在。例如可以将迁移率高的第2tft200用作栅极驱动电路所包含的多个tft中的至少被称为“输出晶体管(也称为缓冲晶体管)”(将参照图9后述)的tft，将第1tft100用作其它任意的tft。
[0233]
将液晶显示装置中的像素tft、驱动电路用tft以及ssd电路用tft的优选的特性例示在表2中。表2所记载的特性和数值范围是例示，并不限定各tft的特性。
[0234]
[表2]
[0235][0236]
根据本实施方式，能相互独立地控制第1tft100和第2tft200的特性。第一，在第1tft100与第2tft200中，能够分别单独选择优选的氧化物半导体材料。第二，能够相互独立地控制各tft的栅极绝缘层5a、5b的厚度。具体地说，第2tft200的栅极绝缘层5b的厚度能够由第2绝缘膜52的厚度来控制。第1tft100的栅极绝缘层5a的厚度为第1绝缘膜51和第2绝缘膜52的合计厚度，因此能够通过调整第1绝缘膜51的厚度进行控制。第三，例如能够通过第1绝缘膜51和第2绝缘膜52的厚度、这些绝缘膜的蚀刻条件等来控制各tft的偏移区域的长度l1、l2。
[0237]
而且，根据本实施方式，能够抑制制造工序数量的增大，并且分开制作特性不同的tft。具体地说，如后面详述的那样，在形成第1tft100的第1氧化物半导体层4后，按顺序形成第1绝缘膜、第2tft200的第2氧化物半导体层6、以及第2绝缘膜。之后，进行第1绝缘膜和第2绝缘膜的图案化。由此，在第1氧化物半导体层4上，形成包含第1绝缘膜和第2绝缘膜的栅极绝缘层5a。在第2氧化物半导体层6上，形成包含第2绝缘膜并且不包含第1绝缘膜的栅极绝缘层5b。可以是通过使用相同的蚀刻掩模进行第1绝缘膜和第2绝缘膜的图案化来形成栅极绝缘层5a、5b。在该情况下，栅极绝缘层5a比栅极绝缘层5b厚，因此在栅极绝缘层5a的侧面形成的锥形形状的沟道长度方向的长度(锥形长度)变得比栅极绝缘层5b大。其结果是，能够使第1tft100的偏移区域的长度l1比第2tft200的偏移区域的长度l2大栅极绝缘层5a、5b的锥形长度的差的量。
[0238]
而且，在现有的方法中，在将2个tft的氧化物半导体层形成于不同的层的情况下，先形成的氧化物半导体层有可能在之后形成别的氧化物半导体层的工序中受到损伤。相对
于此，根据上述的方法，能够在由第1绝缘膜51覆盖整个第1氧化物半导体层4的状态下，进行第2氧化物半导体层6的形成(高迁移率氧化物半导体膜的沉积和图案化)。因此，能够降低第1氧化物半导体层4在后面的工序中受到的损伤。
[0239]
＜关于高迁移率氧化物半导体膜和低迁移率氧化物半导体膜＞
[0240]
第1tft100的第1氧化物半导体层4所使用的低迁移率氧化物半导体膜和第2tft200的第2氧化物半导体层6所使用的高迁移率氧化物半导体膜的组成、厚度、结晶结构、形成方法等没有特别限定。高迁移率氧化物半导体膜和低迁移率氧化物半导体膜可以分别是单层膜，也可以分别是包含多个氧化物半导体膜的层叠膜。只要高迁移率氧化物半导体膜的迁移率(在高迁移率氧化物半导体膜是层叠膜的情况下是该层叠膜整体的迁移率)比低迁移率氧化物半导体膜的迁移率高即可。
[0241]
高迁移率氧化物半导体膜和低迁移率氧化物半导体膜的组成可以相互不同。“组成不同”是指各层所包含的金属元素的种类或者组成比不同。作为一个例子可以是，高迁移率氧化物半导体膜和低迁移率氧化物半导体膜分别包含in和/或sn，高迁移率氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计大于低迁移率氧化物半导体膜中的in和sn相对于全部金属元素的原子个数比的合计。
[0242]
例如可以是，高迁移率氧化物半导体膜和低迁移率氧化物半导体膜均是in-ga-zn-o系氧化物半导体层，低迁移率氧化物半导体膜中的in的原子个数比小于高迁移率氧化物半导体膜中的in的原子个数比。或者也可以是，低迁移率氧化物半导体膜中的ga的原子个数比大于高迁移率氧化物半导体膜中的ga的原子个数比。
[0243]
另外可以是，高迁移率氧化物半导体膜包含sn，低迁移率氧化物半导体膜不包含sn。或者也可以是，低迁移率氧化物半导体膜以比高迁移率氧化物半导体膜低的浓度包含sn。即，低迁移率氧化物半导体膜中的sn相对于全部金属元素的原子个数比也可以小于高迁移率氧化物半导体膜中的sn相对于全部金属元素的原子个数比。
[0244]
作为低迁移率氧化物半导体膜，例如能够使用in-ga-zn-o系半导体膜(in：ga：zn＝1：1：1等)。作为高迁移率氧化物半导体膜，例如能够使用in-ga-zn-o系半导体膜(in：ga：zn＝5：1：4等)、in-sn-zn-o系半导体膜、in-al-sn-zn-o系半导体膜、in-w-zn-o系半导体膜、in-sn-o系半导体膜、in-zn-o系半导体膜、in-ga-sn-o系半导体膜、in-sn-ti-zn-o系半导体膜等。
[0245]
另外，低迁移率氧化物半导体膜和高迁移率氧化物半导体膜也可以具有相互不同的结晶结构。例如可以是，这些氧化物半导体膜中的一方是非晶质氧化物半导体膜，另一方是包含结晶质部分的结晶质氧化物半导体膜。
[0246]
而且，即使在各金属元素的比率相同的情况下，通过使成膜方法或者成膜条件不同，也能使氧化物半导体膜的迁移率不同。例如，可以使通过溅射法形成氧化物半导体膜时的腔体内的气氛(例如供应到腔体的氧和ar的流量比)不同。具体地说，可以在形成低迁移率氧化物半导体膜时，将氧相对于ar的流量比设定得大(例如为80％)，在形成高迁移率氧化物半导体膜时，将氧相对于ar的流量比设定得比形成低迁移率氧化物半导体膜时小(例如为20％)。
[0247]
低迁移率氧化物半导体膜和高迁移率氧化物半导体膜的厚度可以大致相同，也可以不同。高迁移率氧化物半导体膜可以比低迁移率氧化物半导体膜薄。或者，高迁移率氧化
物半导体膜也可以比低迁移率氧化物半导体膜厚。高迁移率氧化物半导体膜的厚度例如可以是5nm以上50nm以下。低迁移率氧化物半导体膜的厚度例如可以是10nm以上100nm以下。
[0248]
＜有源矩阵基板1000的制造方法＞
[0249]
以下，以应用于ffs模式的液晶显示装置的有源矩阵基板为例来说明有源矩阵基板的制造方法的一例。
[0250]
图4a～图4p和图5a～图5c分别是用于说明有源矩阵基板1000的制造方法的工序截面图。
[0251]
在此，示出在各像素区域pix中形成第1tft100作为像素tft并形成第2tft200作为构成周边电路的电路tft的例子。第2tft200例如用于ssd电路。此外，各tft的用途不限于图示的例子。在以下的说明中，将形成第1tft100(像素tft)的区域设为“第1tft形成区域r1”，将形成第2tft200(电路tft)的区域设为“第2tft形成区域r2”。有源矩阵基板1000具有多个像素tft和多个电路tft，在此，仅图示单个像素tft和电路tft。
[0252]
·
step(步骤)1：下部导电层的形成(图4a)
[0253]
在基板1上，例如通过溅射法形成下部导电膜(厚度：例如50nm以上500nm以下)。接下来，通过公知的光刻工序进行下部导电膜的图案化。这样，如图4a所示，在第1tft形成区域r1形成下部导电层2a，在第2tft形成区域r2形成下部导电层2b。
[0254]
作为基板1，能够使用透明且具有绝缘性的基板例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
[0255]
下部导电膜的材料没有特别限定，能够适当使用包含铝(al)、钨(w)、钼(mo)、钽(ta)、铬(cr)、钛(ti)、铜(cu)等金属或其合金、或者其金属氮化物的膜。另外，也可以使用将这多个膜层叠而成的层叠膜。
[0256]
在此，使用包含cu或al的金属膜(包含合金膜)的单层膜作为下部导电膜。或者，也可以使用以包含cu或al的金属膜为最上层的层叠膜。
[0257]
·
step2：下部绝缘层3的形成(图4b)
[0258]
接下来，如图4b所示，以覆盖下部导电层2a、2b的方式形成下部绝缘层3(厚度：例如200nm以上600nm以下)。
[0259]
下部绝缘层3例如通过cvd法来形成。作为下部绝缘层3，能够适当使用氧化硅(siox)层、氮化硅(sinx)层、氧氮化硅(sioxny；x＞y)层、氮氧化硅(sinxoy；x＞y)层等。下部绝缘层3可以是单层，也可以具有层叠结构。例如可以是，为了防止杂质等从基板1扩散而在基板侧(下层)形成氮化硅(sinx)层、氮氧化硅层等，为了确保绝缘性而在其之上的层(上层)形成氧化硅(sio2)层、氧氮化硅层等。
[0260]
·
step3：第1氧化物半导体层4的形成(图4c)
[0261]
接下来，在下部绝缘层3上形成低迁移率氧化物半导体膜，并进行低迁移率氧化物半导体膜的图案化。由此，如图4c所示，在第1tft形成区域r1形成成为第1tft的活性层的第1氧化物半导体层4。低迁移率氧化物半导体膜中的位于第2tft形成区域r2的部分被除去。
[0262]
低迁移率氧化物半导体膜例如能通过溅射法来形成。在此，形成厚度为40nm的in-ga-zn-o系半导体膜(例如in：ga：zn＝1：1：1或4：2：4)作为低迁移率氧化物半导体膜。
[0263]
低迁移率氧化物半导体膜的图案化可以通过干式蚀刻来进行，也可以通过湿式蚀刻来进行。在湿式蚀刻的情况下，如果低迁移率氧化物半导体膜是in-ga-zn-o系半导体膜，
则能够使用pan系蚀刻液或草酸系蚀刻液
[0264]
·
step4：绝缘膜510的形成(图4d)
[0265]
接下来，如图4d所示，以覆盖第1氧化物半导体层4的方式形成成为第1绝缘膜的绝缘膜510。绝缘膜510例如能通过cvd法来形成。
[0266]
能够使用与下部绝缘层3同样的绝缘膜(作为下部绝缘层3例示的绝缘膜)作为绝缘膜510。在此，形成氧化硅(sio2)膜作为绝缘膜510。当使用氧化硅膜等氧化物膜作为绝缘膜510时，能够通过氧化物膜降低在各tft的沟道区域产生的氧化缺损，因此能够抑制沟道区域的低电阻化。绝缘膜510的厚度例如可以为20nm以上200nm以下。绝缘膜510的厚度例如可以设定为使得第1tft的栅极绝缘层的厚度(第1绝缘膜和第2绝缘膜的合计厚度)成为100nm以上450nm以下。
[0267]
·
step5：第2氧化物半导体层6的形成(图4e)
[0268]
接下来，如图4e所示，在绝缘膜510上形成高迁移率氧化物半导体膜，并进行高迁移率氧化物半导体膜的图案化。由此，如图4e所示，在第2tft形成区域r2形成成为第2tft的活性层的第2氧化物半导体层6。高迁移率氧化物半导体膜中的位于第1tft形成区域r1的部分被除去。
[0269]
高迁移率氧化物半导体膜例如能通过溅射法来形成。在此，形成厚度为35nm的in-ga-zn-o系半导体膜(例如in：ga：zn＝5：1：4)作为高迁移率氧化物半导体膜60。也可以取而代之，形成厚度为35nm的in-sn-zn-o系半导体膜(例如in2o
3-sno
2-zno)等包含sn的膜。高迁移率氧化物半导体膜也可以是包含高迁移率材料的层叠膜。
[0270]
高迁移率氧化物半导体膜的图案化可以通过干式蚀刻来进行，也可以通过湿式蚀刻来进行。在湿式蚀刻的情况下，如果高迁移率氧化物半导体膜是in-ga-zn-o系半导体膜，则能够使用pan系蚀刻液或草酸系蚀刻液。如果高迁移率氧化物半导体膜是in-sn-zn-o系半导体膜，则能够使用草酸系蚀刻液。
[0271]
在高迁移率氧化物半导体膜和低迁移率氧化物半导体膜的图案化之前或之后，也可以进行这些氧化物半导体膜的退火处理。
[0272]
·
step6：绝缘膜520的形成(图4f)
[0273]
接下来，如图4f所示，在第2氧化物半导体层6和绝缘膜510上形成成为第2绝缘膜的绝缘膜(有时称为“其它绝缘膜”。)520。绝缘膜520例如能通过cvd法来形成。
[0274]
与绝缘膜510同样，也能够使用与下部绝缘层3同样的绝缘膜(作为下部绝缘层3例示的绝缘膜)作为绝缘膜520。绝缘膜520可以是包括与绝缘膜510相同的材料的绝缘膜。在此，形成氧化硅(sio2)膜作为绝缘膜520。绝缘膜520的厚度例如可以是80nm以上250nm以下。绝缘膜520的厚度规定第2tft的栅极绝缘层的厚度。
[0275]
此外，绝缘膜520的材料也可以与绝缘膜510的材料不同。例如，可以是，形成sio2膜作为绝缘膜510，形成sio
x
ny膜作为绝缘膜520。由此，能够进一步提高第2tft的栅极电容。
[0276]
·
step7：栅极用导电膜70的形成(图4g)
[0277]
接下来，如图4g所示，在绝缘膜520上形成栅极用导电膜70(厚度：例如50nm以上500nm以下)。
[0278]
例如能够使用钼(mo)、钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)等金属或其合金作为栅极用导电膜70。栅极用导电膜70也可以具有包含由不同的导电材料形成的多个层的层
叠结构。在此，使用以cu合金膜为下层且以cu膜为上层的cu/cu合金层叠膜作为栅极用导电膜。也可以取而代之，使用cu/ti层叠膜或cu/mo层叠膜。
[0279]
·
step8：栅极电极7a、7b的形成(图4h)
[0280]
接着，在栅极用导电膜70的一部分上形成第1抗蚀剂层r1。具体地说，首先，在栅极用导电膜70上形成抗蚀剂膜。接下来，在使用栅极金属用光掩模对抗蚀剂膜进行曝光后进行显影，从而得到第1抗蚀剂层r1。第1抗蚀剂层r1包含位于第1tft形成区域r1的掩模部m1和位于第2tft形成区域r2的掩模部m2。
[0281]
之后，将第1抗蚀剂层r1作为掩模进行栅极用导电膜70的蚀刻。由此，如图4h所示，在第1tft形成区域r1形成栅极电极7a，在第2tft形成区域r2形成栅极电极7b。虽然未图示，但是使用栅极用导电膜70也形成栅极总线。在从基板1的法线方向观看时，第1氧化物半导体层4中的与栅极电极7a重叠的部分为“第1沟道区域41”，第2氧化物半导体层6中的与栅极电极7b重叠的部分为“第2沟道区域61”。
[0282]
栅极用导电膜70的蚀刻例如可以使用过氧化氢系蚀刻液。在该例子中，将蚀刻时间设定得较长(如成为过蚀刻那样)，以使得栅极电极7a、7b的宽度(沟道长度方向的长度)分别变得比掩模部m1、m2的宽度小。
[0283]
·
step9：绝缘膜510、520的图案化(图4i、图5a～图5c)
[0284]
接下来，进行绝缘膜510、520的图案化，从而由绝缘膜520得到第2绝缘膜52，由绝缘膜510得到第1绝缘膜51。由此，如图4i所示，形成第1tft的栅极绝缘层5a、第2tft的栅极绝缘层5b、以及第1绝缘层5c。第1氧化物半导体层4中的与第1沟道区域41相邻并且由栅极绝缘层5a覆盖的部分成为“第1偏移区域42”，第2氧化物半导体层6中的与第2沟道区域61相邻并且由栅极绝缘层5b覆盖的部分成为“第2偏移区域62”。
[0285]
在此，参照图5a～图5c更具体地说明绝缘膜510、520的图案化方法。在该例子中，利用与栅极用导电膜70的蚀刻相同的第1抗蚀剂层r1，进行绝缘膜520和绝缘膜510的蚀刻，形成栅极绝缘层5a、5b。由此，能够降低制造工序数量和制造成本。
[0286]
图5a示出在栅极用导电膜70的图案化后进行绝缘膜510、520的图案化前的状态。如图所示，掩模部m1、m2在沟道长度方向上具有宽度w1、w2。如上所述，掩模部m1、m2的宽度w1、w2分别大于栅极电极7a、7b的宽度。即，掩模部m1、m2的边缘的位置e1、e2在从基板1的法线方向观看时比栅极电极7a、7b的缘部靠外侧。
[0287]
接下来，使用第1抗蚀剂层r1进行绝缘膜510、520的干式蚀刻。干式蚀刻的条件设定为伴随着被蚀刻膜的蚀刻的进行而第1抗蚀剂层r1的掩模部m1、m2的边缘后退的条件。例如，可以使用包含四氟化碳(cf4)气体的蚀刻气体。由此，在被蚀刻膜的侧壁(侧面)形成锥形形状。另外，在本蚀刻中，第1氧化物半导体层4和第2氧化物半导体层6作为蚀刻阻挡物发挥功能。
[0288]
图5b和图5c是示出本蚀刻工序的图，分别示出绝缘膜520的蚀刻完成的时点和绝缘膜51的蚀刻完成的时点(适量蚀刻(just etching)时点)。
[0289]
如图5b所示，在第1tft形成区域r1和第2tft形成区域r2中，进行作为被蚀刻膜的绝缘膜520的蚀刻，绝缘膜520中的未由掩模部m1、m2覆盖的部分被除去。在第2tft形成区域r2中，绝缘膜520被除去，从而第2氧化物半导体层6的上表面的一部分露出。另外，伴随着蚀刻的进行，第1抗蚀剂层r1的掩模部m1、m2也被蚀刻。其结果是，掩模部m1、m2的边缘从本蚀
刻工序开始前的边缘的位置e1、e2在由箭头ra示出的方向上后退。由此，在图案化后的绝缘膜520的侧壁形成锥形形状。
[0290]
如图5c所示，当进一步进行蚀刻时，绝缘膜510中的通过绝缘膜520的除去而露出的部分被除去。另外，伴随着蚀刻的进行，掩模部m1、m2的边缘在由箭头ra示出的方向上进一步后退。由此，在第1tft形成区域r1中，绝缘膜510中的未由掩模部m1覆盖的部分被除去，第1氧化物半导体层4的一部分露出。伴随着掩模部m1的边缘的后退，图案化后的绝缘膜510的侧壁具有锥形形状。另一方面，在第2tft形成区域r2中，绝缘膜510中的未由第2氧化物半导体层6覆盖的部分被蚀刻。另外，在各tft形成区域r1、r2中，绝缘膜520中的由于掩模部m1、m2的边缘的后退而露出的部分进一步被蚀刻，因此绝缘膜520的宽度变小。
[0291]
这样，由绝缘膜510得到第1绝缘膜51，由绝缘膜520得到第2绝缘膜52。在第1tft形成区域r1，形成包含第1绝缘膜51和第2绝缘膜52的栅极绝缘层5a。栅极绝缘层5a中的第1绝缘膜51的侧面和第2绝缘膜52的侧面具有锥形形状。在栅极绝缘层5a的侧面，第1绝缘膜51的侧面和第2绝缘膜52的侧面可以是相互对齐的。
[0292]
另一方面，在第2tft形成区域r2，形成包含第2绝缘膜52的栅极绝缘层5b。栅极绝缘层5b(在此为第2绝缘膜52)具有锥形形状。另外，在第2氧化物半导体层6的基板1侧，形成包含第1绝缘膜51的第1绝缘层5c。由于是以第2氧化物半导体层6为蚀刻掩模将第1绝缘层5c图案化，因此，第1绝缘层5c的侧面能与第2氧化物半导体层6的侧面对齐。
[0293]
成为栅极绝缘层5a的绝缘膜的厚度(在此为第1绝缘膜51和第2绝缘膜52的合计厚度)大于成为栅极绝缘层5b的绝缘膜的厚度(在此为第2绝缘膜52的厚度)。因此，栅极绝缘层5a中的具有锥形形状的部分的沟道长度方向的长度(以下，称为“锥形长度”)t1变得大于栅极绝缘层5b的锥形长度t2(t1＞t2)。因此，第1tft100的各偏移区域的长度l1s、l1d分别变得比第2tft200的各偏移区域的长度l2s、l2d大锥形长度的差δt(＝t1-t2)的量。其结果是，能够使第1偏移区域42的长度l1大于第2偏移区域62的长度l2。
[0294]
δt根据绝缘膜510、520的厚度和锥形角而变化。锥形角例如能通过蚀刻条件等来控制。栅极绝缘层5a和栅极绝缘层5b的锥形角没有特别限定，例如可以为10
°
以上且不到75
°
。
[0295]
在该例子中，第1tft形成区域r1中的栅极用导电膜70和绝缘膜520分别是与第2tft形成区域r2中的栅极用导电膜70和绝缘膜520使用相同的掩模在相同的条件下被蚀刻。因此，当从基板1的法线方向观看时，作为栅极绝缘层5a的上层的第2绝缘膜52从栅极电极7a的伸出量(第2绝缘膜52的缘部与栅极电极7a的缘部的距离)d1与作为栅极绝缘层5b的第2绝缘膜52的伸出量(第2绝缘膜52的缘部与栅极电极7b的缘部的距离)d2能大致相等。栅极绝缘层5a中的第1绝缘膜51的伸出量d3大于伸出量d1、d2。此外，伸出量d3为第1tft的各偏移区域的长度l1s、l1d。伸出量d2为第2tft的各偏移区域的长度l2s、l2d。
[0296]
在图5c所示的适量蚀刻时点，栅极绝缘层5a的沟道长度方向的宽度与本蚀刻开始前的掩模部m1的宽度w1是相同的程度，但是当进行了过蚀刻时，栅极绝缘层5a的宽度变得小于掩模部m1的宽度w1。
[0297]
以上，说明了利用栅极用导电膜70的图案化所使用的第1抗蚀剂层r1对绝缘膜510、520进行蚀刻的例子，但是也可以使用与第1抗蚀剂层r1不同的抗蚀剂层进行绝缘膜510、520的蚀刻。例如，也可以在栅极用导电膜70的蚀刻后，将第1抗蚀剂层r1除去，在绝缘
膜520和栅极电极7a、7b之上设置其它抗蚀剂层。其它抗蚀剂层包含：第1掩模部，其具有比栅极电极7a大的宽度，并且覆盖栅极电极7a整体；以及第2掩模部，其具有比栅极电极7b大的宽度，并且覆盖栅极电极7b整体。由此，在各tft中，能够与沟道区域相邻地形成具有所希望的宽度(沟道长度方向的长度)的偏移区域。此外，其它抗蚀剂层也可以利用与第1抗蚀剂层r1相同的光掩模(栅极金属用光掩模)来形成。例如，可以通过调整形成其它抗蚀剂层时的对抗蚀剂膜的曝光量，来使其它抗蚀剂层的线宽大于由栅极金属用光掩模规定的宽度。
[0298]
·
step10：第1氧化物半导体层4和第2氧化物半导体层6的低电阻化处理(图4j)
[0299]
接着，进行第1氧化物半导体层4和第2氧化物半导体层6的低电阻化处理。例如可以进行等离子体处理作为低电阻化处理。在等离子体处理中，可以将第1氧化物半导体层4和第2氧化物半导体层6中的从栅极绝缘层5a、5b露出的露出区域暴露于还原性等离子体或包含掺杂元素的等离子体(例如氩等离子体)。由此，在从基板1的法线方向观看时，第1氧化物半导体层4和第2氧化物半导体层6的露出区域的电阻降低，分别成为第1低电阻区域4b和第2低电阻区域6b。第1低电阻区域4b可以是导电体区域(例如片电阻：200ω/
□
以下)。另一方面，第1氧化物半导体层4中的由栅极绝缘层5a覆盖的区域成为电阻率比第1低电阻区域4b的电阻率高的第1高电阻区域(半导体区域)4a。同样地，第2氧化物半导体层6中的由栅极绝缘层5b覆盖的区域成为电阻率比第2低电阻区域6b的电阻率高的高电阻区域(半导体区域)6a。
[0300]
低电阻化处理(等离子体处理)的方法不限于上述记载。等离子体处理的方法和条件例如记载于特开2008-40343号公报。为了参考，将特开2008-40343号公报的全部公开内容引用到本说明书中。
[0301]
此外，低电阻化处理的方法不限于等离子体处理。例如，在层间绝缘层10包含具有使氧化物半导体还原的性质的绝缘层(例如sinx层)的情况下，也可以通过使层间绝缘层10与第1氧化物半导体层4以及第2氧化物半导体层6的露出区域接触，来使这些露出区域低电阻化。
[0302]
·
step11：层间绝缘层10的形成(图4k)
[0303]
接下来，形成覆盖第1氧化物半导体层4、第2氧化物半导体层6、栅极绝缘层5a、5b以及栅极电极7a、7b的层间绝缘层10。之后，通过公知的光刻工序进行层间绝缘层10的图案化。由此，如图4k所示，在层间绝缘层10形成第1开口部10as、10bs和第2开口部10ad、10bd。第1开口部10as使第1氧化物半导体层4的第1低电阻区域4b中的位于第1沟道区域41的源极侧的部分(源极接触区域44s)露出，第2开口部10ad使第1氧化物半导体层4的第1低电阻区域4b中的位于第1沟道区域41的漏极侧的部分(漏极接触区域44d)露出。同样地，第1开口部10bs使第2氧化物半导体层6的第2低电阻区域6b中的位于第2沟道区域61的源极侧的部分(源极接触区域64s)露出，第2开口部10bd使第2氧化物半导体层6的第2低电阻区域6b中的位于第2沟道区域61的漏极侧的部分(漏极接触区域64d)露出。
[0304]
能够单层或层叠地形成氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜等无机绝缘层作为层间绝缘层10。无机绝缘层的厚度可以是100nm以上500nm以下。当使用氮化硅膜等使氧化物半导体还原的绝缘膜来形成层间绝缘层10时，能够将第1氧化物半导体层4和第2氧化物半导体层6中的与层间绝缘层10接触的区域(在此为第1低电阻区域4b和第2低电阻区域6b)的电阻率维持得低，因此是优选的。在此，例如通过cvd法形成sinx层(厚度：300nm)
作为层间绝缘层10。
[0305]
在将能使氧化物半导体还原的绝缘层(例如，氮化硅层等供氢性层)用作层间绝缘层10的情况下，即使不进行上述的低电阻化处理，也能够使第1氧化物半导体层4和第2氧化物半导体层6中的与层间绝缘层10接触的部分比与层间绝缘层10不接触的部分更为低电阻化。
[0306]
·
step12：源极电极8a、8b和漏极电极9a、9b的形成(图4l)
[0307]
接下来，在层间绝缘层10上，形成未图示的源极用导电膜(厚度：例如50nm以上500nm以下)，并进行源极用导电膜的图案化。由此，如图4l所示，形成源极电极8a、8b和漏极电极9a、9b。虽然未图示，但是由源极用导电膜也形成源极总线。
[0308]
在第1tft形成区域r1中，源极电极8a和漏极电极9a分别配置在层间绝缘层10上和开口部10as、10ad内，在开口部10as、10ad内连接到第1氧化物半导体层4的源极接触区域44s和漏极接触区域44d。同样地，在第2tft形成区域r2中，源极电极8b和漏极电极9b分别配置在层间绝缘层10上和开口部10bs、10bd内，在开口部10bs、10bd内连接到第2氧化物半导体层6的源极接触区域64s和漏极接触区域64d。这样，在第1tft形成区域r1形成成为像素晶体管的第1tft100，在第2tft形成区域r2形成成为电路用晶体管的第2tft200。
[0309]
作为源极用导电膜，例如能够使用选自铝(al)、铬(cr)、铜(cu)、钽(ta)、钛(ti)、钼(mo)或钨(w)的元素、或者以这些元素为成分的合金等。例如，可以具有钛膜-铝膜-钛膜的3层结构、钼膜-铝膜-钼膜等的3层结构等。此外，源极用导电膜不限于3层结构，也可以具有单层或两层结构、或者4层以上的层叠结构。在此，使用以ti膜(厚度：15～70nm)为下层且以cu膜(厚度：50～400nm)为上层的层叠膜。当使用以ti膜等欧姆导电膜为最下层的层叠膜时，能够更有效地降低与第1氧化物半导体层4和第2氧化物半导体层6的接触电阻。
[0310]
·
step13：无机绝缘层11和有机绝缘层12的形成(图4m)
[0311]
接下来，如图4m所示，以覆盖层间绝缘层10和tft100、200的方式形成上部绝缘层13。在此，依次形成无机绝缘层11(厚度：例如100nm以上500nm以下)和有机绝缘层12(厚度：例如1～4μm，优选为2～3μm)作为上部绝缘层13。
[0312]
能够使用与层间绝缘层10同样的无机绝缘膜作为无机绝缘层11。在此，例如通过cvd法形成sinx层(厚度：300nm)作为无机绝缘层11。有机绝缘层12例如可以是包含感光性树脂材料的有机绝缘膜(例如丙烯酸系树脂膜)。
[0313]
之后，进行有机绝缘层12的图案化。由此，在各像素区域中，在有机绝缘层12形成使无机绝缘层11的一部分露出的开口部12p。开口部12p配置为在从基板1的法线方向观看时与tft100的漏极电极9a重叠。在该图案化中，也可以将有机绝缘层12中的位于非显示区域的整个部分除去。
[0314]
·
step14：共用电极ce的形成(图4n)
[0315]
接着，如图4n所示，在上部绝缘层13上形成共用电极ce。
[0316]
首先，在上部绝缘层13上和开口部12p内形成未图示的第1透明导电膜(厚度：20～300nm)。在此，例如，通过溅射法形成铟-锌氧化物膜作为第1透明导电膜。作为第1透明导电膜的材料，能够使用铟-锡氧化物(ito)、铟-锌氧化物、zno等金属氧化物。之后，进行第1透明导电膜的图案化。在图案化中，例如，可以使用草酸系蚀刻液进行湿式蚀刻。由此，得到共用电极ce。共用电极ce例如可以在形成像素接触孔的区域上具有开口部。
[0317]
·
step15：电介质层17的形成(图4o)
[0318]
接下来，如图4o所示，以覆盖共用电极ce的方式形成电介质层17(厚度：50～500nm)，并进行电介质层17和无机绝缘层11的图案化。
[0319]
电介质层17在像素区域中形成在有机绝缘层12和共用电极ce上以及开口部12p内。电介质层17的材料可以与作为无机绝缘层11的材料例示的材料相同。在此，例如通过cvd法形成sin膜作为电介质层17。
[0320]
之后，通过公知的光刻工序，进行电介质层17和无机绝缘层11的蚀刻，形成使tft100的漏极电极9a露出的像素接触孔chp。在该例子中，像素接触孔chp包括电介质层17的开口部17p、有机绝缘层12的开口部12p以及无机绝缘层11的开口部11p。开口部17p只要在从基板1的法线方向观看时至少部分地与开口部12p重叠即可。开口部11p是将电介质层17上的抗蚀剂层(未图示)和有机绝缘层12作为掩模而蚀刻出。
[0321]
·
step16：像素电极pe的形成(图4p)
[0322]
接下来，在电介质层17上和像素接触孔chp内形成未图示的第2透明导电膜(厚度：20～300nm)。第2透明导电膜能使用与第1透明导电膜同样的材料来形成。
[0323]
之后，进行第2透明导电膜的图案化。在此，例如，使用草酸系蚀刻液进行第2透明导电膜的湿式蚀刻。由此，如图4p所示，在各像素区域形成像素电极pe。像素电极pe在像素接触孔chp内连接到tft100的漏极电极9a。这样，制造有源矩阵基板1000。
[0324]
有源矩阵基板1000的结构不限于图示的结构。只要像素电极pe和共用电极ce配置为隔着电介质层17相对即可。在此，示出了在像素电极pe上隔着电介质层17配置共用电极ce的例子，但是也可以在像素电极pe的基板1侧配置共用电极ce。
[0325]
另外，可以将像素tft的源极电极以及未图示的源极总线与下部导电层2a、2b形成在同层(即，与下部导电层2a、2b使用相同的导电膜形成)。而且，也可以将像素电极pe直接连接到像素tft的氧化物半导体层(漏极接触区域)。在这种情况下，有时将像素电极pe中的与像素tft的氧化物半导体层接触的部分称为“漏极电极”。
[0326]
有源矩阵基板的制造方法也不限于上述的方法。例如，step9中的绝缘膜510和绝缘膜520的图案化方法不限于参照图5a～图5c说明的方法。以下，参照附图来说明绝缘膜510和绝缘膜520的图案化方法的变形例。
[0327]
＜变形例1＞
[0328]
在变形例1中，将绝缘膜510和绝缘膜520分别使用不同的抗蚀剂掩模进行图案化。
[0329]
图6a～图6d分别是说明绝缘膜510和绝缘膜520的图案化方法的变形例的工序截面图。关于各层的材料、厚度、形成工艺等，如果是与参照图4a～图4p和图5a～图5c说明的方法同样的，则省略说明。
[0330]
首先，以与参照图4a～图4h说明的方法同样的方法，进行到栅极电极7a、7b的形成工序(step8)为止。在step8中，使用第1抗蚀剂层r1进行栅极用导电膜70的图案化，形成栅极电极7a、7b。图6a示出在形成栅极电极7a、7b后进行绝缘膜510、520的图案化前的状态。
[0331]
接下来，如图6b所示，利用在栅极用导电膜70的蚀刻中使用的第1抗蚀剂层r1，进行绝缘膜520的干式蚀刻(称为“第1蚀刻”。)，得到第2绝缘膜52。图6b示出绝缘膜520的蚀刻完成的时点(适量蚀刻时点)。第1蚀刻的条件除了缩短蚀刻时间这一点以外可以是与前面参照图5b和图5c描述的条件同样的。
[0332]
通过第1蚀刻，在第1tft形成区域r1中，形成成为第1tft的栅极绝缘层的上层的第2绝缘膜52，在第2tft形成区域r2中，形成成为第2tft的栅极绝缘层5b的第2绝缘膜52。之后，将第1抗蚀剂层r1除去。
[0333]
此外，在图6b所示的适量蚀刻时点，第2绝缘膜52的宽度与第1蚀刻开始前的掩模部m1、m2的宽度w1、w2是相同程度的，但是当进行了过蚀刻时，第2绝缘膜52的宽度变得小于掩模部m1、m2的宽度w1、w2。
[0334]
接着，如图6c所示，在绝缘膜520、栅极绝缘层5b以及栅极电极7a、7b上形成第2抗蚀剂层r2。第2抗蚀剂层r2包含掩模部m3和掩模部m4。
[0335]
掩模部m3在第1tft形成区域r1中覆盖栅极绝缘层5a和栅极电极7a的整体。在该例子中，掩模部m3的沟道长度方向的宽度w3大于成为栅极绝缘层5a的上层的第2绝缘膜52的宽度，而小于第1氧化物半导体层4的宽度。即，掩模部m3的边缘的位置e3设定为在从基板1的法线方向观看时比第2绝缘膜52的侧面靠外侧并且比第1氧化物半导体层4的侧面靠内侧。可以将掩模部m3的宽度设定得充分大于第2绝缘膜52的宽度，以使得在后述的第2蚀刻中，即使掩模部m3的边缘后退，第2绝缘膜52也不会被蚀刻。
[0336]
掩模部m4在第2tft形成区域r2中覆盖栅极绝缘层5b和栅极电极7b的整体。在该例子中，掩模部m4的沟道长度方向的宽度w4大于栅极绝缘层5b的宽度，而小于第2氧化物半导体层6的宽度。即，掩模部m4的边缘的位置e4设定为在从基板1的法线方向观看时比栅极绝缘层5b的侧面靠外侧并且比第2氧化物半导体层6的侧面靠内侧。可以将掩模部m4的宽度设定得充分大于栅极绝缘层5b的宽度，以使得在后面的蚀刻中，即使掩模部m4的边缘后退，栅极绝缘层5b(第2绝缘膜52)也不会被蚀刻。
[0337]
此外，掩模部m4的沟道长度方向的宽度w4可以设定为大于第2氧化物半导体层6的宽度。由此，能够抑制绝缘膜510中的位于第2氧化物半导体层6的缘部的附近(特别是缘部的下方)的部分被蚀刻。
[0338]
第2抗蚀剂层r2可以是与第1抗蚀剂层r1利用相同的栅极金属用光掩模来形成。由于第1抗蚀剂层r1的掩模部m1、m2的线宽通过第1蚀刻而变小了，因此即使是使用相同的光掩模，也能够形成宽度比第1蚀刻后的掩模部m1、m2的宽度大的掩模部m3、m4。通过与第1抗蚀剂层r1使用相同的光掩模并且调整曝光量，还能进一步增大掩模部m3、m4的线宽。通过利用相同的光掩模形成第1抗蚀剂层r1和第2抗蚀剂层r2，能够抑制制造成本的增大。此外，第2抗蚀剂层r2也可以与第1抗蚀剂层r1使用不同的光掩模。
[0339]
接下来，如图6d所示，将第2抗蚀剂层r2作为掩模进行绝缘膜510的干式蚀刻(称为“第2蚀刻”。)，得到第1绝缘膜51。图6d示出绝缘膜510的蚀刻完成的时点(适量蚀刻时点)。第2蚀刻的条件除了缩短蚀刻时间这一点以外可以与前面参照图5b和图5c描述的条件是同样的。
[0340]
在第2蚀刻中，在第1tft形成区域r1中，在从基板1的法线方向观看时，绝缘膜510中的未由掩模部m3覆盖的部分被除去。由此，在第1tft形成区域r1中，由绝缘膜510形成成为栅极绝缘层5a的下层的第1绝缘膜51。第1绝缘膜51的侧面可以具有锥形形状。在图示的例子中，在从基板1的法线方向观看时，在栅极绝缘层5a中，第2绝缘膜52的侧面位于比第1绝缘膜51的侧面靠内侧。即，第2绝缘膜52仅覆盖第1绝缘膜51的上表面的一部分，在栅极绝缘层5a的侧面形成有台阶。在栅极绝缘层5a中，第1绝缘膜51的上表面中的位于比第2绝缘
膜52的侧面靠外侧的部分(未由第2绝缘膜52覆盖的部分)可以是与层间绝缘层10直接接触的。此外，在图6d所示的正边缘时点，第1绝缘膜51的宽度与第2蚀刻开始前的掩模部m3的宽度w3是相同程度的，但是当进行了过蚀刻时，第1绝缘膜51的宽度变得小于掩模部m3的宽度w3。
[0341]
另外，在第2tft形成区域r2中，通过第2蚀刻，绝缘膜510中的未由第2氧化物半导体层6覆盖的部分被除去。由此，由绝缘膜510形成第1绝缘层5c。第1绝缘层5c位于第2氧化物半导体层6的基板1侧。第1绝缘层5c的侧面可以是与第2氧化物半导体层6的侧面对齐的。
[0342]
此外，在该例子中，在第2蚀刻中，作为栅极绝缘层5a的上层的第2绝缘膜52由掩模部m3覆盖，因此不会被蚀刻。同样地，栅极绝缘层5b由掩模部m4覆盖，因此不会被蚀刻。
[0343]
虽然未图示，但是之后的工序是与参照图4j～图4p说明的工序同样的。
[0344]
在本变形例中，将第2抗蚀剂层r2的掩模部m3的宽度设定为，使得第1tft的栅极绝缘层5a的下层的宽度大于第2tft的栅极绝缘层5b的宽度。由此，能够使第1偏移区域42的长度l1大于第2偏移区域62的长度l2。
[0345]
另外，与图5a～图5c所示的例子同样，在本变形例中，第1tft形成区域r1中的栅极用导电膜70和绝缘膜520是分别与第2tft形成区域r2中的栅极用导电膜70和绝缘膜520使用相同的掩模在相同的条件下被蚀刻。因此，作为栅极绝缘层5a的上层的第2绝缘膜52的伸出量d1与作为栅极绝缘层5b的第2绝缘膜52的伸出量d2能大致相等。栅极绝缘层5a中的第1绝缘膜51的伸出量d3大于伸出量d1、d2。
[0346]
根据本变形例，通过在第1蚀刻中使用的第1抗蚀剂层r1的掩模部m2的宽度，能够控制第2tft200的栅极绝缘层5b的宽度和第2偏移区域62的长度l2。另外，通过在第2蚀刻中使用的第2抗蚀剂层r2的掩模部m3的宽度，能够控制第1tft100的栅极绝缘层5a的宽度和第1偏移区域42的长度l1。这样，能够相互独立地控制第1偏移区域42的长度l1和第2偏移区域62的长度l2，因此能够分别以高的自由度设定这些长度l1、l2。另外，即使是以在第2绝缘膜52和第1绝缘膜51的侧面难以形成锥形形状的条件进行了第1蚀刻和第2蚀刻的情况下，也能使第1偏移区域42的长度l1大于第2偏移区域62的长度l2。
[0347]
＜变形例2＞
[0348]
在变形例2中，分别使用不同的抗蚀剂掩模形成第1tft100的栅极绝缘层5a和第2tft200的栅极绝缘层5b。
[0349]
图7a～图7d分别是说明绝缘膜510和绝缘膜520的图案化方法的再一变形例的工序截面图。关于各层的材料、厚度、形成工艺等，如果是与参照图4a～图4p和图5a～图5c说明的方法同样的，则省略说明。
[0350]
以前面参照图4a～图4h描述的方法进行到栅极电极7a、7b的形成工序(step8)为止。在step8中，使用第1抗蚀剂层r1进行栅极用导电膜70的图案化，形成栅极电极7a、7b。之后，将第1抗蚀剂层r1除去。
[0351]
接着，如图7a所示，在绝缘膜520和栅极电极7a、7b上形成第3抗蚀剂层r3。第3抗蚀剂层r3包含掩模部m5和掩模部m6。掩模部m5以覆盖第1tft形成区域r1的方式配置。另一方面，在第2tft形成区域r2中，掩模部m6以覆盖栅极电极7b和绝缘膜520的一部分的方式配置。掩模部m6的宽度w6大于栅极电极7b的宽度并且小于第2氧化物半导体层6的宽度。
[0352]
接下来，如图7b所示，将第3抗蚀剂层r3作为掩模进行绝缘膜520和绝缘膜510的干
式蚀刻(以下，称为“第3蚀刻”。)。第3蚀刻条件可以与前面参照图5b和图5c描述的条件是同样的。在图7b中，示出了绝缘膜510、520的蚀刻完成的时点(适量蚀刻时点)，但是也可以进行过蚀刻。
[0353]
通过第3蚀刻，在第2tft形成区域r2中，由绝缘膜520形成成为栅极绝缘层5b的第2绝缘膜52。第2绝缘膜52可以具有锥形形状。另外，在第2氧化物半导体层6的基板1侧，由绝缘膜510形成第1绝缘层5c。在第1tft形成区域r1中，绝缘膜510和绝缘膜520由掩模部m5覆盖，因此不会被蚀刻。之后，将第3抗蚀剂层r3除去。
[0354]
接着，如图7c所示，在绝缘膜520、栅极绝缘层5b以及栅极电极7a、7b上形成第4抗蚀剂层r4。第4抗蚀剂层r4包含掩模部m7和掩模部m8。在第1tft形成区域r1中，掩模部m7覆盖栅极电极7a和绝缘膜520的一部分。掩模部m7的宽度w7大于栅极电极7a的宽度并且小于第1氧化物半导体层4的宽度。另一方面，掩模部m8以覆盖第2tft形成区域r2的方式配置。
[0355]
接下来，如图7d所示，将第4抗蚀剂层r4作为掩模进行绝缘膜520和绝缘膜510的干式蚀刻(以下，称为“第4干式蚀刻”。)。第4蚀刻条件可以与前面参照图5b和图5c描述的条件是同样的。图7d示出了绝缘膜510、520的蚀刻完成的时点(适量蚀刻时点)，但是也可以进行过蚀刻。
[0356]
通过第4蚀刻，在第1tft形成区域r1中，由绝缘膜520形成成为栅极绝缘层5a的上层的第2绝缘膜52，由绝缘膜510形成成为栅极绝缘层5a的下层的第1绝缘膜51。第2绝缘膜52和第1绝缘膜51的侧面分别可以具有锥形形状。在第2tft形成区域r2中，第1绝缘层5c和栅极绝缘层5b由掩模部m8覆盖，因此不会被蚀刻。之后，将第4抗蚀剂层r4除去。
[0357]
虽然未图示，但是之后的工序与参照图4j～图4p说明的工序是同样的。
[0358]
在本变形例中，将第4抗蚀剂层r4的掩模部m7的宽度w7设定为，使得第1tft的栅极绝缘层5a的宽度大于第2tft的栅极绝缘层5b的宽度。由此，能够使第1偏移区域42的长度l1大于第2偏移区域62的长度l2。此外，也可以在第3蚀刻之前进行第4蚀刻。
[0359]
根据本变形例，通过在第3蚀刻中使用的第3抗蚀剂层r3的掩模部m6的宽度w6，得以控制第2tft200的栅极绝缘层5b的宽度和第2偏移区域62的长度l2，通过在第4蚀刻中使用的第4抗蚀剂层r4的掩模部m7的宽度w7，得以控制第1tft100的栅极绝缘层5a的宽度和第1偏移区域42的长度l1。这样，能够相互独立地控制第1偏移区域42的长度l1和第2偏移区域62的长度l2，因此能够分别以高的自由度设定这些长度l1、l2。另外，即使是以在栅极绝缘层5a和栅极绝缘层5b的侧面难以形成锥形形状的条件进行了第3蚀刻和第4蚀刻的情况下，也能使第1偏移区域42的长度l1大于第2偏移区域62的长度l2。
[0360]
＜栅极驱动电路的构成和动作＞
[0361]
对单片地形成于有源矩阵基板的栅极驱动器的电路构成和动作进行说明。栅极驱动器包含移位寄存器。移位寄存器包含以多级连接的多个单位移位寄存电路。
[0362]
图8是例示移位寄存电路的图。
[0363]
移位寄存电路具有多个单位移位寄存电路sr1～srz(z：2以上的整数)(以下，统称为“单位移位寄存电路sr”。)。各级的单位移位寄存电路sr具备接收置位信号的置位端子s、将输出信号输出的输出端子z、接收复位信号的复位端子r以及接收时钟信号gck1、gck2的时钟输入端子ck1、ck2。在单位移位寄存电路srα(α≥2)中，置位端子s被输入上一级的单位移位寄存电路sr的输出信号。第一级的单位移位寄存电路sr1的置位端子s被输入栅极起始
脉冲信号gsp。另外，各级的单位移位寄存电路sr将输出信号输出到配置在显示区域的对应的栅极总线gl。复位端子r被输入下一级的单位移位寄存电路的输出信号。最后一级的单位移位寄存电路srz的复位端子r被输入清除信号。
[0364]
2个时钟输入端子被提供作为2相的时钟信号的gck1、gck2。时钟输入端子中的一方时钟输入端子被输入时钟信号gck1，并且另一方时钟输入端子被输入时钟信号gck2。输入到时钟输入端子的时钟信号构成为在相邻的级间交替调换。
[0365]
图9是示出单位移位寄存电路sr的一个例子的图。在该例子中，单位移位寄存电路sr具备4个tft31～34、以及电容部cap。
[0366]
tft31是输入晶体管。tft31的栅极和漏极连接到置位端子，tft31的源极连接到tft34的栅极。tft34是输出晶体管。tft34的漏极连接到时钟输入端子ck1，源极连接到输出端子z。即，tft34作为传输门，使对时钟输入端子ck1输入的时钟信号通过或者将其阻断。
[0367]
电容部cap连接到作为输出晶体管的tft34的栅极与源极之间。在本说明书中，将连接到tft34的栅极的节点称为“节点neta”，将连接到输出端子z的节点称为“节点z”。电容部cap的一方电极连接到tft34的栅极和节点neta，另一方电极连接到tft34的源极和节点z。
[0368]
tft32配置在low(低)电源输入端子与节点neta之间。tft32是用于使节点neta的电位降低的下拉晶体管。tft32的栅极连接到复位端子，漏极连接到节点neta，源极连接到low电源输入端子。
[0369]
节点z连接着tft33。tft33的栅极连接到时钟信号的输入端子ck2，漏极连接到节点z，源极连接到low电源输入端子。
[0370]
在本实施方式中，可以将第1tft用作tft31～34。或者，也可以至少作为输出晶体管的tft34使用电流驱动力大(迁移率高)的第2tft，其它tft使用第1tft。由此，在驱动电路内能够根据用途使特性不同的两种tft混合存在。另外，tft31～34无论其tft结构如何，都优选具有增强特性。
[0371]
此外，驱动电路的构成不限于图示的构成。例如，单位移位寄存电路可具有包含输出晶体管的5个以上的tft。
[0372]
＜ssd电路的构成和动作＞
[0373]
对单片地形成于有源矩阵基板的ssd的电路构成和动作进行说明。
[0374]
图10是用于说明ssd电路的构成和动作的图。
[0375]
在源极驱动器sd与显示区域dr之间配置有ssd电路600。ssd电路600包含多个ssd单位电路500(1)～500(i)(i为2以上的整数)(有时统称为“ssd单位电路500”)和控制信号干线sw1～swn(n为2以上的整数，在此为n＝3)。ssd电路600和源极驱动器sd由设置于非显示区域fr的控制电路来控制。控制信号干线sw1～swn连接到控制电路。
[0376]
源极驱动器sd的输出端子v(1)～v(i)(以下，有时统称为“v端子”)各自连接着多个视频信号线do(1)～do(i)(有时统称为“视频信号线do”)中的任意一个视频信号线。被分组后的n个源极总线sl与1个视频信号线do相对应。在视频信号线do与分组后的源极总线sl之间，以视频信号线为单位设置有ssd单位电路500。ssd单位电路500从1个视频信号线do向n个源极总线sl分配视频数据。
[0377]
在本实施方式中，将多个视频信号线do(1)～do(i)中的第n个视频信号线设为do
(n)(n是1到i的整数)，将与视频信号线do(n)相对应的ssd单位电路500和源极总线sl分别设为500(n)、sl(n-1)～sl(n-n)。源极总线sl(n-1)～sl(n-n)例如可以与r、g、b像素相对应(即n＝3)。
[0378]
每个ssd单位电路500(n)具备至少n个(在此为3个)薄膜晶体管(ssd电路用tft)40(1)～40(n)(有时统称为“ssd电路用tft40”)。
[0379]
ssd电路用tft40作为选择开关发挥功能。ssd电路用tft40的栅极电极电连接到n个控制信号干线sw1～swn中的对应的1个控制信号干线。ssd电路用tft40的源极电极电连接到视频信号线do(n)的分支配线。ssd电路用tft40的漏极电极连接到源极总线sl(n-1)～sl(n-3)中的对应的1个源极总线。
[0380]
从控制信号干线sw1～sw3中的1个控制信号干线对ssd电路用tft40的栅极电极供应选择信号(控制信号)。控制信号规定了同一组内的选择开关的导通期间，是与来自源极驱动器sd的时间序列的信号输出同步的。ssd单位电路500(n)将通过对视频信号线do(n)的输出进行分时而得到的数据电位按时间序列写入多个源极总线sl(n-1)～源极总线sl(n-n)(分时驱动)。由此，能够削减源极驱动器sd的v端子的数量，因此，能够进一步降低非显示区域fr的面积(窄边框化)。
[0381]
在本实施方式中，作为ssd电路用tft40，能够使用迁移率比其它电路tft或像素tft的迁移率高即电流驱动力大的tft。例如，迁移率高的第2tft能适合用作ssd电路用tft40。第2tft也可以具有耗尽特性。
[0382]
此外，ssd电路的构成不限于图示的构成。ssd电路的构成、动作等例如公开于特开2008-225036号公报、特开2006-119404号公报、国际公开2011/118079号等。在本说明书中，为了参考，引用特开2008-225036号公报、特开2006-119404号以及国际公开2011/118079号公报的全部公开内容。
[0383]
＜氧化物半导体＞
[0384]
本实施方式中的各tft的氧化物半导体层所包含的氧化物半导体(也称为金属氧化物或氧化物材料。)可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可列举多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。
[0385]
氧化物半导体层可以具有两层以上的层叠结构。在氧化物半导体层具有层叠结构的情况下，氧化物半导体层可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层具有包含上层和下层的两层结构的情况下，两层中的位于栅极电极侧的层(若是底栅结构，则为下层，若是顶栅结构，则为上层)所包含的氧化物半导体的能隙可以比位于与栅极电极相反的一侧的层(若是底栅结构，则为上层，若是顶栅结构，则为下层)所包含的氧化物半导体的能隙小。不过，在这些层的能隙之差比较小的情况下，位于栅极电极侧的层的氧化物半导体的能隙也可以比位于与栅极电极相反的一侧的层的氧化物半导体的能隙大。
[0386]
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等记载于例如特开2014-007399号公报。为了参考，将特开2014-007399号公报的全部公开内容引用到本说明书中。
[0387]
氧化物半导体层例如可以包含in、ga以及zn中的至少1种金属元素。在本实施方式中，氧化物半导体层例如包含in-ga-zn-o系半导体(例如氧化铟镓锌)。在此，in-ga-zn-o系半导体是in(铟)、ga(镓)、zn(锌)的三元系氧化物，并且in、ga以及zn的比例(组成比)没有特别限定，例如包含in：ga：zn＝2：2：1、in：ga：zn＝1：1：1、in：ga：zn＝1：1：2等。这种氧化物半导体层能由包含in-ga-zn-o系半导体的氧化物半导体膜形成。
[0388]
in-ga-zn-o系半导体可以是非晶质，也可以是结晶质。作为结晶质in-ga-zn-o系半导体，优选c轴与层面大致垂直取向的结晶质in-ga-zn-o系半导体。
[0389]
此外，结晶质in-ga-zn-o系半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等中。为了参考，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容引用到本说明书中。具有in-ga-zn-o系半导体层的tft具有高迁移率(与a-sitft相比超过20倍)和低漏电流(与a-sitft相比不到百分之一)，因此，适合用作驱动tft(例如，在包含多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路所包含的tft)和像素tft(设置于像素的tft)。
[0390]
氧化物半导体层也可以包含其它氧化物半导体来代替in-ga-zn-o系半导体。例如可以包含in-sn-zn-o系半导体(例如in2o
3-sno
2-zno；insnzno)。in-sn-zn-o系半导体是in(铟)、sn(锡)以及zn(锌)的三元系氧化物。或者，氧化物半导体层也可以包含in-al-zn-o系半导体、in-al-sn-zn-o系半导体、zn-o系半导体、in-zn-o系半导体、zn-ti-o系半导体、cd-ge-o系半导体、cd-pb-o系半导体、cdo(氧化镉)、mg-zn-o系半导体、in-ga-sn-o系半导体、in-ga-o系半导体、zr-in-zn-o系半导体、hf-in-zn-o系半导体、al-ga-zn-o系半导体、ga-zn-o系半导体、in-ga-zn-sn-o系半导体、in-w-zn-o系半导体等。
[0391]
工业上的可利用性
[0392]
本发明的实施方式能适合用于具有单片地形成的周边电路的有源矩阵基板。这种有源矩阵基板应用于液晶显示装置、有机电致发光(el)显示装置以及无机电致发光显示装置等显示装置、图像传感装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。