半导体器件和包括半导体器件的数据存储系统的制作方法

半导体器件和包括半导体器件的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2020年12月24日在韩国知识产权局递交的韩国专利申请第10-2020-0183044的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本公开的示例实施例涉及一种半导体器件和包括半导体器件的数据存储系统。


背景技术：

4.用于在需要数据存储的电子系统中存储大容量数据的半导体器件已经是必需的。因此，已经研究了一种增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。


技术实现要素：

5.本公开的示例实施例提供一种可以提高集成密度和可靠性的半导体器件。
6.本公开的示例实施例提供一种包括半导体器件的数据存储系统。
7.根据本公开的示例实施例，一种半导体器件包括：堆叠结构，该堆叠结构包括沿竖直方向交替堆叠在下结构上的层间绝缘层和栅极层；存储器竖直结构，穿透堆叠结构；多个分离结构，穿透堆叠结构；以及多个支撑竖直结构，穿透所述堆叠结构，其中，栅极层包括：下栅极层；在下栅极层上的上栅极层；以及多个中间栅极层，所述多个中间栅极层在下栅极层和上栅极层之间沿竖直方向彼此间隔开，其中，多个分离结构包括第一分离结构，其中，多个支撑竖直结构包括穿透下栅极层、多个中间栅极层和上栅极层的第一内支撑竖直结构，第一内支撑竖直结构与第一分离结构相邻，其中，第一内支撑竖直结构的第一部分在与上栅极层相同的水平上直接连接到第一分离结构，以及其中，第一内支撑竖直结构的第二部分在与下栅极层相同的水平上与第一分离结构间隔开。
8.根据本公开的示例实施例，一种半导体器件包括堆叠结构，该堆叠结构包括沿竖直方向交替堆叠在下结构上的层间绝缘层和栅极层；多个分离结构，穿透堆叠结构；多个支撑竖直结构，穿透下结构上的阶梯区域中的堆叠结构；以及存储器竖直结构，穿透下结构上的存储单元阵列区域中的堆叠结构，其中，栅极层包括：下栅极层；在下栅极层上的上栅极层；以及多个中间栅极层，所述多个中间栅极层在下栅极层和上栅极层之间沿竖直方向彼此间隔开，其中，栅极层包括以阶梯形状布置在阶梯区域内的栅极焊盘，其中，多个分离结构包括第一分离结构，其中，多个支撑竖直结构包括设置在阶梯区域中的内支撑竖直结构和外支撑竖直结构，其中，内支撑竖直结构穿透下栅极层、多个中间栅极层和上栅极层，其中，内支撑竖直结构中的至少一个的侧表面包括在与栅极层相同的水平上与第一分离结构接触的上部，其中，外支撑竖直结构在与上栅极层间隔开的位置穿透下栅极层和多个中间栅极层，以及其中，外支撑竖直结构之一的整个侧表面与第一分离结构间隔开。
9.根据本公开的示例实施例，一种数据存储系统包括主衬底；在主衬底上的半导体器件；以及控制器，所述控制器电连接到主衬底上的半导体器件，其中，半导体器件包括：堆叠结构，该堆叠结构包括沿竖直方向交替堆叠在下结构上的层间绝缘层和栅极层；存储器竖直结构，穿透堆叠结构；多个分离结构，穿透堆叠结构；以及多个支撑竖直结构，穿透堆叠结构，其中，栅极层包括：下栅极层；在下栅极层上的上栅极层；以及多个中间栅极层，所述多个中间栅极层在下栅极层和上栅极层之间沿竖直方向彼此间隔开，其中，多个分离结构包括第一分离结构，其中，多个支撑竖直结构包括穿过下栅极层、多个中间栅极层和上栅极层的第一内支撑竖直结构，第一内支撑竖直结构与第一分离结构相邻，其中，第一内支撑竖直结构的第一部分在与上栅极层相同的水平上直接连接到第一分离结构，以及其中，第一内支撑竖直结构的第二部分在与下栅极层相同的水平上与第一分离结构间隔开。
附图说明
10.从以下结合附图的详细描述中，本公开的以上和其他方面、特征和优点将更加清楚地理解，其中，相同的附图标记始终表示相同的元件。在附图中：
11.图1a是示出了根据本公开的示例实施例的半导体器件的平面图；
12.图1b是示出了图1a所示的半导体器件的一部分的放大平面图；
13.图2a至图2e是示出了根据本公开的示例实施例的半导体器件的截面图；
14.图3a至图3d是示出了根据本公开的示例实施例的半导体器件的元件的一部分的平面图；
15.图4是示出了图2a中的部分“b”的放大截面图；
16.图5是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的放大截面图；
17.图6是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的放大截面图；
18.图7a是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的放大平面图；
19.图7b是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的截面图；
20.图8a是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的放大平面图；
21.图8b是示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
22.图9a是示出了根据本公开的示例实施例的半导体器件的一部分的修改示例的平面图；
23.图9b是示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
24.图10是示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
25.图11是示出了制造根据本公开的示例实施例的半导体器件的方法的过程的流程图；
26.图12是示出了包括根据本公开的示例实施例的半导体器件的数据存储系统的图；
27.图13是示出了包括根据本公开的示例实施例的半导体器件的数据存储系统的透
视图；以及
28.图14是示出了包括根据本公开的示例实施例的半导体器件的数据存储系统的截面图。
具体实施方式
29.在下文中，将参照附图描述本公开的实施例。
30.在下文中，除非另有说明，否则诸如“上”、“上部”、“上表面”、“下”、“下部”和“下表面”之类的术语可以基于附图由附图标记指示。例如，诸如“上部”、“中间部分”和“下部”之类的术语可以替换为诸如“第一”、“第二”和“第三”之类的其他术语，并且可以用于描述示例实施例的元件。可以使用诸如“第一”、“第二”、“第三”之类的术语来描述元件，但是元件不受这些术语的限制，并且也可以被称为“第一元件”、“第二元件”和“第三元件”。除非上下文另有说明，否则例如作为命名约定，这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”、“第三”等来描述术语，该术语在权利要求中仍然可以被称为“第一”、“第二”或“第三”，以便将要求保护的不同元件彼此区分开。
31.将参照图1a至图2e描述半导体器件的示例实施例。在图1a至图2e中，图1a是示出了根据示例实施例的半导体器件的平面图，而图1b是示出了图1a中的部分“a”的放大平面图。图2a是沿图1a中的线i-i’截取的截面图。图2b是沿图1a中的线ii-ii’截取的截面图。图2c是沿图1b中的线iiia-iiia’截取的截面图。图2d是沿图1b中的线iv-iv’截取的截面图。图2e是沿图1b中的线v-v’截取的截面图。
32.参照图1a至图2e，根据示例实施例的半导体器件1可以包括第一结构3和在竖直方向z上与第一结构3重叠的第二结构21。
33.在示例中，第一结构3可以包括图案结构17。图案结构17可以包括至少一个硅层。
34.在示例中，图案结构17可以包括第一图案层17a、第二图案层17b、第三图案层17c和第四图案层17d。第二图案层17b和第四图案层17d可以在第一图案层17a上彼此间隔开。例如，第二图案层17b和第四图案层17d可以在第一水平方向x和/或第二水平方向y上彼此重叠。第三图案层17c可以覆盖第一图案层17a上的第二图案层17b和第四图案层17d。第一图案层17a的厚度可以大于第二图案层17b、第三图案层17c和第四图案层17d中的每一个的厚度。第一图案层17a、第二图案层17b、第三图案层17c和第四图案层17d中的至少一个可以包括硅层。例如，第一图案层17a、第二图案层17b和第三图案层17c可以包括硅层，例如，具有n型导电性的硅层。第四图案层17d可以包括与硅层的材料不同的材料。例如，第四图案层17d可以包括顺序堆叠的多个层，例如，顺序堆叠的氧化硅层、氮化硅层和氧化硅层。
35.在示例中，第一结构3还可以包括半导体衬底4、限定半导体衬底4上的外围有源区6a的器件隔离层6s、形成在半导体衬底4上的外围电路8、以及覆盖半导体衬底4上的外围电路8的下绝缘层13。外围电路8可以包括诸如晶体管之类的电路器件9和与电路器件9电连接的电路互连11，该电路器件9包括外围栅极9a和外围源极/漏极9b。电路互连11的一部分可以是外围焊盘11p。图案结构17可以设置在下绝缘层13上。
36.在示例中，第一结构3还可以包括图案结构17的侧表面上的中间绝缘层19。
37.第二结构21可以包括：堆叠结构24，该堆叠结构24包括在竖直方向z上交替堆叠的
层间绝缘层27和栅极层30；穿透堆叠结构24的多个存储器竖直结构39；穿透堆叠结构24的多个分离结构60；以及穿透堆叠结构24的多个支撑竖直结构54。第二结构21还可以包括覆盖堆叠结构24的上绝缘层65。存储器竖直结构39、多个分离结构60和多个支撑竖直结构54可以从穿透堆叠结构24的部分向上延伸。
38.在示例中，第二结构21可以包括第一区域mca和第二区域sa。第一区域mca可以是存储单元阵列区域。第二区域sa可以是阶梯区域。第二区域sa可以被称为扩展区域或栅极接触区域。
39.在下文中，第一区域mca将被称为存储单元阵列区域，而第二区域sa将被称为阶梯区域。
40.在示例实施例中，第二图案层17b可以设置在存储单元阵列区域mca下方，而第四图案层17d可以设置在阶梯区域sa下方。
41.栅极层30可以在存储单元阵列区域mca中在竖直方向z上堆叠并彼此间隔开，并且可以从存储单元阵列区域mca延伸到阶梯区域sa中以具有阶梯形状。因此，栅极层30可以包括以阶梯形状布置在阶梯区域sa中的栅极焊盘30pa、30pb和30pc。栅极层30的栅极焊盘30pa、30pb和30pc中的每一个可以指被暴露而未被另一栅极层覆盖以形成阶梯形状的区域。
42.阶梯区域sa可以包括在第一水平方向x上顺序设置以与存储单元阵列区域mca间隔开的第一阶梯区域sa1、缓冲区域ba和第二阶梯区域sa2。
43.栅极层30可以包括一个或多个下栅极层30l1和30l2、一个或多个上栅极层30u1和30u2、设置在一个或多个下栅极层30l1和30l2与一个或多个上栅极层30u1和30u2之间的多个中间栅极层30m、以及设置在多个中间栅极层30m与一个或多个上栅极层30u1和30u2之间的缓冲栅极层30b。
44.在示例实施例中，一个或多个上栅极层30u1和30u2可以设置为在竖直方向z上彼此间隔开的多个上栅极层30u1和30u2。例如，多个上栅极层30u1和30u2可以包括第一上栅极层30u1和设置在第一上栅极层30u1下方的第二上栅极层30u2。
45.在示例实施例中，一个或多个下栅极层30l1和30l2可以是在竖直方向z上彼此间隔开的多个下栅极层30l1和30l2。例如，多个下栅极层30l1和30l2可以包括第一下栅极层30l1和设置在第一下栅极层30l1上的第二下栅极层30l2。
46.在示例实施例中，多个中间栅极层30m的一部分可以是字线。
47.在示例实施例中，第一下栅极层30l1可以是地选择晶体管的地选择栅极线，而第二下栅极层30l2可以是虚设栅极线。在另一示例中，第一下栅极层30l1可以是擦除操作中使用的擦除控制晶体管的擦除控制栅极线，该擦除操作用于使用栅极感应漏极泄漏(gidl)现象擦除存储单元中存储的数据。
48.在示例实施例中，多个上栅极层30u1和30u2可以是串选择晶体管的串选择栅极线。在另一示例中，在多个上栅极层30u1和30u2中，第一上栅极层30u1可以是擦除控制晶体管的擦除控制栅极线，而第二上栅极层30u2可以是串选择晶体管的串选择栅极线。
49.多个上栅极层30u1和30u2的栅极焊盘30pa可以设置在第一阶梯区域sa1中，缓冲栅极层30b的栅极焊盘30pb可以设置在缓冲阶梯区域ba中，以及多个中间栅极层30m和多个下栅极层30l1和30l2的栅极焊盘30pc可以设置在第二阶梯区域sa2中。
50.在示例中，每个栅极层30可以包括第一层30a(在图2c和图2d中)和第二层30b(在图2c和图2d中)。第一层30a可以覆盖第二层30b的上表面和下表面并且可以覆盖第二层30b的侧表面的一部分。例如，第一层30a可以包括介于第二层30b和存储器竖直结构39之间的部分和介于第二层30b和多个支撑竖直结构54之间的部分。在示例实施例中，介于第二层30b和存储器竖直结构39之间的第一层30a的部分可以与存储器竖直结构39接触，而介于第二层30b和多个支撑竖直结构54之间的第一层30a的部分可以与多个支撑竖直结构54接触。第一层30a和第二层30b可以与分离结构60接触。如本文所用，除非上下文另有说明，否则术语“接触”是指直接连接(即，接触)。
51.在示例中，第一层30a可以包括电介质材料，而第二层30b可以包括导电材料。例如，第一层30a可以包括诸如alo之类的高k电介质材料，而第二层30b可以包括诸如tin、wn、ti或w之类的导电材料。
52.在另一示例中，第一层30a可以包括第一导电材料(例如，tin、wn等)，而第二层30b可以包括与第一导电材料不同的第二导电材料(例如，ti、w等)。
53.在另一示例中，每个栅极层30可以由掺杂多晶硅、金属-半导体化合物(例如，tisi、tasi、cosi、nisi或wsi)、金属氮化物(例如，tin、tan或wn)、或金属(例如，ti或w)中的一种或两种或更多种形成。
54.多个存储器竖直结构39可以穿过存储单元阵列区域mca中的堆叠结构24。多个存储器竖直结构39可以与图案结构17接触。
55.第二结构21还可以包括在第一水平方向x上纵向延伸并穿过多个上栅极层30u1和30u2的串分离图案51。串分离图案51可以穿透缓冲栅极层30b。串分离图案51可以包括诸如氧化硅之类的绝缘材料。串分离图案51可以设置在比多个中间栅极层30m高的水平上。例如，串分离图案51的下表面可以在比多个中间栅极层30m的上表面高的竖直水平处。
56.第二结构21还可以包括材料和截面结构与多个存储器竖直结构39的材料和截面结构相同的虚设竖直结构39d，该虚设竖直结构39d穿透串分离图案51并向下延伸，并穿透多个中间栅极层30m和多个下栅极层30l1和30l2。
57.多个分离结构60可以包括彼此平行的多个主分离结构60m。多个主分离结构60m可以包括彼此相邻的第一分离结构60m1和第二分离结构60m2。
58.多个主分离结构60m可以穿透堆叠结构24，并且堆叠结构24可以在第二水平方向y上被多个主分离结构60m隔开。第二水平方向y可以垂直于第一水平方向x。
59.多个分离结构60还可以包括多个次分离结构60si和60so。例如，在彼此相邻的第一分离结构60m1和第二分离结构60m2之间，多个次分离结构60si和60so可以包括内分离结构60si和外分离结构60so。
60.内分离结构60si可以包括第一内分离结构60sia和第二内分离结构60sib。第一内分离结构60sia可以与串分离图案51接触并可以设置在第一阶梯区域sa1中。第二内分离结构60sib可以设置在存储单元阵列区域mca和第一阶梯区域sa1中。
61.外分离结构60so可以设置在第二阶梯区域sa2中。外分离结构60so的端部可以延伸到缓冲区域ba中，并且内分离结构60si的端部可以延伸到缓冲区域ba中。
62.内分离结构60si可以与外分离结构60so间隔开。
63.内分离结构60si可以穿透并可以接触多个下栅极层30l1和30l2、多个中间栅极层
30m、缓冲栅极层30b、以及多个上栅极层30u1和30u2。内分离结构60si可以与图案结构17接触。
64.外分离结构60s0可以穿透并可以接触多个下栅极层30l1和30l2以及多个中间栅极层30m，可以与缓冲栅极层30b接触，并且可以与多个上栅极层30u1和30u2间隔开。外分离结构60so可以与图案结构17接触。
65.多个次分离结构60s中的每一个可以具有沿第一水平方向x延伸的条形状或线形状。
66.在示例中，在彼此相邻的第一分离结构60m1和第二分离结构60m2之间，n个内分离结构60si可以在第二水平方向y上平行设置，m个外分离结构60so可以在第二水平方向y上平行布置，其中n和m可以是自然数。
67.在示例中，n可以大于m。
68.在示例中，n可以是奇数，而m可以是偶数。
69.在示例中，当n是5时，m可以是4；当n是7时，m可以是6；以及当n是9时，m可以是8。
70.在示例中，多个分离结构60中的每一个可以包括与栅极层30和层间绝缘层27接触的部分。例如，多个分离结构60中的每一个可以包括与栅极层30和层间绝缘层27接触的第一分离部分60g、以及与第一分离部分60g和层间绝缘层27接触的第二分离部分60i。第二分离部分60i可以在第一分离部分60g上方和在第一分离部分60g下方。第一分离部分60g的宽度可以大于与第一分离部分60g相邻的第二分离部分60i的宽度。例如，第一分离部分60g之一的宽度可以大于与第一分离部分60g的上部和下部相邻的第二分离部分60i的宽度。
71.在示例中，多个支撑竖直结构54可以包括穿透第一阶梯区域sa1中的堆叠结构24的内支撑竖直结构54i、穿透缓冲区域ba中的堆叠结构24的缓冲支撑竖直结构54b、以及穿透第二阶梯区域sa2中的堆叠结构24的外支撑竖直结构54o。
72.多个支撑竖直结构54可以防止阶梯区域sa中的堆叠结构24的变形。因此，多个支撑竖直结构54可以提高半导体器件1的可靠性。
73.在示例中，在彼此相邻的第一分离结构60m1和第二分离结构60m2之间，内支撑竖直结构54i可以设置为围绕上栅极层30u1和30u2的每一个栅极焊盘30pa的中心。
74.在示例中，在彼此相邻的第一分离结构60m1和第二分离结构60m2之间，在水平方向y上顺序布置的内支撑竖直结构54i的数量可以大于在第二水平方向y上顺序布置的外支撑竖直结构的数量54o。
75.在示例中，在彼此相邻的第一分离结构60m1和第二分离结构60m2之间，在第二水平方向y上顺序布置的缓冲支撑竖直结构54b的数量可以少于内支撑竖直结构54i的数量，并且可以大于在第二水平方向y上顺序布置的外支撑竖直结构54o的数量。
76.在示例中，例如，多个支撑竖直结构54中的每一个可以由绝缘材料、氧化硅、或形成有空隙的氧化硅形成。多个支撑竖直结构54中的每一个的截面结构可以不同于存储器竖直结构39中的每一个的截面结构。例如，存储器竖直结构39可以包括沟道材料层，而多个支撑竖直结构54可以不包括沟道材料层。例如，多个支撑竖直结构54可以不包括沟道材料层的材料。
77.在示例中，例如，多个分离结构60可以由绝缘材料、氧化硅、或形成有空隙的氧化硅形成。在另一示例中，多个分离结构60中的每一个可以包括导电图案和覆盖导电图案的
侧表面的绝缘间隔物。
78.在示例中，多个支撑竖直结构54中的每一个的下端可以设置在与同多个支撑竖直结构54相邻的多个分离结构60的下端的水平不同的水平上。例如，在多个支撑竖直结构54中，第一内支撑竖直结构54i之一的下端可以设置在与多个分离结构60中的同第一内支撑竖直结构54i相邻的分离结构60之一的下端(例如，主分离结构60m的下端)的水平不同的水平上。第一内支撑竖直结构54i的下端可以设置在比与第一内支撑竖直结构54i相邻的主分离结构60m的下端高的水平上。
79.第二结构21还可以包括栅极接触插塞70g、源极接触插塞70s和外围接触插塞70p。栅极接触插塞70g可以设置在下栅极层30l1和30l2以及中间栅极层30m的栅极焊盘30pc上并且设置在上栅极层30u1和30u2的栅极焊盘30pa上。源极接触插塞70s可以与图案结构17的第一图案层17a接触，并且可以向上延伸。外围接触插塞70p可以从穿透第二结构21的部分向下延伸，并且可以与电路互连11的外围焊盘11p接触。第二结构21还可以包括存储器竖直结构39上的与存储器竖直结构39电连接的位线接触插塞70b。
80.在示例中，在与栅极层30相同的水平上，内支撑竖直结构54i中的至少一个可以与主分离结构60m和内分离结构60sia和60sib中的一个接触。例如，在与栅极层30相同的水平中的至少一个水平上，内支撑竖直结构54i之一可以与主分离结构60m和内分离结构60sia和60sib中的相邻的分离结构60之一接触。
81.例如，如图2c所示，内支撑竖直结构54i可以包括主分离结构60m和内分离结构60sia和60sib中的一个，例如，一对内支撑竖直结构54ia和54ib可以设置在第一内分离结构60sia的两侧。在与栅极层30相同的水平中的至少一个水平上，该对内支撑竖直结构54ia和54ib中的至少一个可以与第一内分离结构60sia的侧表面的至少一部分接触。
82.在示例中，该对内支撑竖直结构54ia和54ib中的至少一个可以在这样的“栅极水平”处与第一内分离结构60sia的侧表面间隔开：该“栅极水平”可以从与下栅极层30l1和30l2相同的水平到设置中间栅极层30m的一部分的水平，并且该对内支撑竖直结构54ia和54ib中的至少一个可以在这样的“栅极水平”上与第一内分离结构60sia的侧表面接触：该“栅极水平”可以从设置中间栅极层30m的其他部分的水平到上栅极层30u1和30u2的水平。术语“栅极水平”可以指栅极层30被设置的竖直水平。例如，如图2c所示，该对内支撑竖直结构54ia和54ib中的至少一个可以在中间栅极层30m中的设置在第一水平上的第一中间栅极层30m1的水平上与第一内分离结构60sia的侧表面间隔开，并且可以在中间栅极层30m中的设置在高于第一水平的第二水平上的第二中间栅极层30m2的水平上与第一内分离结构60sia的侧表面接触。
83.因此，在与栅极层30相同的水平上，内支撑竖直结构54i之一的侧表面可以与主分离结构60m和内分离结构60sia和60sib中的一个相邻，例如，上部可以与第一内分离结构60sia接触，而下部可以不与第一内分离结构60sia接触。在图2c中，上部可以是在与第一上栅极层30u1相同的水平或与第二中间栅极层30m2相同的水平上的内支撑竖直结构54i的侧表面的一部分。下部可以是在与第一下栅极层30l1相同的水平或与第一中间栅极层30m1相同的水平上的内支撑竖直结构54i的侧表面的一部分。
84.在示例中，外支撑竖直结构54o可以与分离结构60间隔开。
85.在下面的描述中，将参照图3a至图3d描述布置有一部分栅极层30的水平上的平面
形状。
86.图3a是示出了设置有第一上栅极层30u1的水平上的平面形状的平面图。图3b是设置有第二中间栅极层30m2的水平上的平面图。
87.图3c是示出了设置有第一中间栅极层30m1的水平上的平面形状的平面图。图3d是示出了设置有第一下栅极层30l1的水平上的平面形状的平面图。图1a和图1b可以是示出了从上方观察的每个元件的平面图。
88.参照图3a，在设置有第一上栅极层30u1的水平上，主分离结构60m的部分60ml1和内分离结构60sia和60sib的隔离部分60sial1和60sibl1中的每一个可以包括与第一上栅极层30u1接触的第一部分60al1和不与第一上栅极层30u1接触的第二部分60bl1。第一部分60al1在第二方向y上的宽度可以大于第二部分60bl1在第二方向y上的宽度。
89.在设置有第一上栅极层30u1的水平上，内支撑竖直结构54i的部分54il1中的至少一个可以与相邻的第一部分60al1接触。内支撑竖直结构54i的部分54il1中的至少一个可以具有延伸到第一部分60al1中的形状。
90.在设置有第一上栅极层30u1的水平上，外分离结构60so的部分60sol1中的每一个在第二方向y上的宽度可以等于第二部分60bl1在第二方向y上的宽度，并且在第二方向y上的宽度可以小于第一部分60al1在第二方向y上的宽度。
91.参照图3b，在设置有第二中间栅极层30m2的水平上，主分离结构60m的部分60ml2和外分离结构60so的部分60sol2中的每一个可以包括与第二中间栅极层30m2接触的第三部分60al2和不与第二中间栅极层30m2接触的第四部分60bl2。第三部分60al2在第二方向y上的宽度可以大于第四部分60bl2在第二方向y上的宽度。
92.在设置有第二中间栅极层30m2的水平上，内分离结构60sia和60sib的部分60sial2和60sibl2中的每一个在第二方向y上的宽度可以基本上等于第三部分60al2在第二方向y上的宽度。
93.在示例中，在设置有第二中间栅极层30m2的水平上，内支撑竖直结构54i的部分54il2中的至少一个可以与内分离结构60sia和60sib的部分60sial2和60sibl2之一接触。
94.在示例中，在设置有第二中间栅极层30m2的水平上，缓冲支撑竖直结构54b的部分54bl2中的至少一个可以与相邻的分离结构60m、60sia、60sib和60so接触。
95.在示例中，在设置有第二中间栅极层30m2的水平上，外支撑竖直结构54o的部分54ol2可以与主分离结构60m和外分离结构60so间隔开。
96.参照图3c，在设置有第一中间栅极层30m1的水平上，主分离结构60m的部分60ml3和外分离结构60so的部分60sol3中的每一个可以包括与第一中间栅极层30m1接触的第五部分60al3和不与第一中间栅极层30m1接触的第六部分60bl3。第五部分60al3在第二方向y上的宽度可以大于第六部分60bl3在第二方向y上的宽度。
97.在设置有第一中间栅极层30m1的水平上，内分离结构60sia和60sib的部分60sial3和60sibl3中的每一个在第二方向y上的宽度可以与第五部分60al3在第二方向y上的宽度基本相同。
98.在示例中，在设置有中间栅极层30m1的水平上，内支撑竖直结构54i的部分54il3中的至少一个可以与内分离结构60sia和60sib的部分60sial3和60sibl3间隔开。例如，在设置有第一中间栅极层30m1的水平上，内支撑竖直结构54i的部分54il3可以与相邻的内分
离结构60sia和60sib间隔开第一距离d1。
99.在示例中，在设置有第一中间栅极层30m1的水平上，缓冲支撑竖直结构54b的部分54bl3中的至少一个可以与相邻的分离结构60m、60sia、60sib和60so间隔开。
100.在示例中，在设置有第一中间栅极层30m1的水平上，外支撑竖直结构54o的部分54ol3可以与相邻的主分离结构60m和相邻的外分离结构60so间隔开大于第一距离d1的第二距离d2。
101.参照图3d，在设置有第一下栅极层30l1的水平上，主分离结构60m的部分60ml4和外分离结构60so的部分60sol4可以包括与第一下栅极层30l1接触的第七部分60al4层30l1和不与第一下栅极层30l1接触的第八部分60bl4。第七部分60al4在第二方向y上的宽度可以大于第八部分60bl4在第二方向y上的宽度。
102.在设置有第一下栅极层30l1的水平上，内分离结构60sia和60sib的部分60sial4和60sibl4中的每一个在第二方向y上的宽度可以基本上等于第七部分60al4在第二方向y上的宽度。
103.在示例中，在设置有第一下栅极层30l1的水平上，内支撑竖直结构54i的部分54il4中的至少一个可以与内分离结构60sia和60sib的部分60sial4和60sibl4间隔开。例如，在设置有第一下栅极层30l1的水平上，内支撑竖直结构54i的部分54il4可以与相邻的内分离结构60sia和60sib的部分间隔开第三距离d3。
104.在示例中，在设置有第一下栅极层30l1的水平上，缓冲支撑竖直结构54b的部分54bl4中的至少一个可以与相邻的分离结构60m、60sia、60sib和60so间隔开。
105.在示例中，在设置有第一下栅极层30l1的水平上，外支撑竖直结构54o的部分54osl4可以与主分离结构60m和外分离结构60so间隔开大于第三距离d3的第四距离d4。
106.在示例实施例中，第三距离d3可以大于图3c中的第一距离d1。
107.在示例实施例中，第四距离d4可以大于图3c中的第二距离d2。
108.通过设置如上所述的多个分离结构60和多个支撑结构54，可以设置更多数量的存储器竖直结构39，并且可以防止堆叠结构24的变形，使得可以提高半导体器件1的集成密度和可靠性。
109.在下面的描述中，将参照图4描述上述存储器竖直结构39的示例结构。图4是示出了图2a中的部分“b”的放大截面图，并且将基于存储器竖直结构39来描述示例实施例。
110.参照图4，存储器竖直结构39可以包括绝缘间隙填充层46、覆盖绝缘间隙填充层46的外侧表面和底表面的沟道材料层44、覆盖绝缘间隙填充层46的外侧表面和底表面的数据存储结构42、以及绝缘间隙填充层46上的焊盘材料层48。
111.数据存储结构42可以包括覆盖沟道材料层44的外侧表面和底表面的第一介电层42c、覆盖第一介电层42c的外侧表面和底表面的数据存储材料层42b、以及覆盖数据存储材料层42b的外侧表面和底表面的第二介电层42a。第一介电层42c可以与沟道材料层44接触，而数据存储材料层42b可以与沟道材料层44间隔开。
112.例如，绝缘间隙填充层46可以包括氧化硅、可以通过原子层沉积工艺形成的氧化硅、或者其中形成有空隙的氧化硅。
113.第二介电层42a可以包括氧化硅或掺杂有杂质的氧化硅。第一介电层42c可以包括氧化硅和高k电介质中的至少一个。例如，数据存储材料层42b可以包括用于俘获电荷的材
料，诸如氮化硅。
114.存储器竖直结构39的数据存储结构42的数据存储材料层42b可以包括用于在诸如闪存器件之类的半导体器件中存储数据的区域。沟道材料层44可以包括多晶硅。焊盘材料层48可以包括掺杂多晶硅、金属氮化物(例如，tin等)、金属(例如，w等)和金属-半导体化合物(例如，tisi等)中的至少一种。
115.存储器竖直结构39可以顺序穿透图案结构17的第三图案层17c和第二图案层17b，并且可以延伸至第一图案层17a中。
116.在图案结构17中，第二图案层17b可以穿透数据存储结构42，可以将数据存储结构42的下部42l与数据存储结构42的上部42u隔离，并且可以与沟道材料层44接触。
117.在下面的描述中，将参照图5描述图4中描述的存储器竖直结构39和图案结构17的修改示例。图5是示出了在前述示例实施例中参照图4描述的存储器竖直结构39和堆叠结构24的修改示例的放大图。
118.参照图5，存储器竖直结构39'的下部可以包括：外延沟道层40，该外延沟道层40包括设置在图案结构17'中并且上表面设置在比第一下栅极层30l1的上表面高的水平且比第二下栅极层30l2下表面低的水平上的部分；绝缘间隙填充层46，设置在外延沟道层40上；沟道材料层44，介于绝缘间隙填充层46和外延沟道层40之间并覆盖绝缘间隙填充层46的侧表面；以及数据存储结构42’，覆盖沟道材料层44的外侧表面。数据存储结构42’可以包括第一介电层42c、第二介电层42a、以及第一介电层42c与第二介电层42a之间的数据存储材料层42b。
119.存储器竖直结构39’的下部还可以包括第一下栅极层30l1与外延沟道层40之间的介电层28。
120.在下面的描述中，将参照图6描述存储器竖直结构39和堆叠结构24的修改示例。图6是示出了图4所示的存储器竖直结构39和堆叠结构24的修改示例的放大截面图。
121.参照图6，堆叠结构24'可以包括下堆叠结构24l和在下堆叠结构24l上的上堆叠结构24u。
122.下堆叠结构24l和上堆叠结构24u中的每一个可以包括交替堆叠的层间绝缘层27和栅极层30。下堆叠结构24l可以包括上述的下栅极层30l1和30l2，而上堆叠结构24u可以包括上述的上栅极层30u1和30u2。
123.存储器竖直结构39'可以包括穿透下堆叠结构24l的下竖直部分39l和穿透上堆叠结构24u的上竖直部分39u。
124.在示例实施例中，下竖直部分39l的上区域的宽度可以与上竖直部分39u的下区域的宽度不同。例如，下竖直部分39l的上区域的宽度可以大于上竖直部分39u的下区域的宽度。
125.在示例性实施例中，彼此相邻的下竖直部分39l的侧表面和上竖直部分39u的侧表面可以不在竖直方向z上对齐。
126.在示例中，在下堆叠结构24l的栅极层30中的最上面的栅极层与上堆叠结构24u的栅极层30中的最下面的栅极层之间的水平上，存储器竖直结构39'的侧表面可以包括弯曲部分。
127.如上所述，外支撑竖直结构54o可以与主分离结构60m和外分离结构60so间隔开，
但是其示例实施例不限于此。例如，外支撑竖直结构54o的至少一部分可以与相邻的主分离结构60m和相邻的外分离结构60so中的一个进行接触。将参照图7a和图7b描述如上所述的外支撑竖直结构54o的至少一部分可以与相邻的主分离结构60m和相邻的外分离结构60so中的一个进行接触的示例实施例。图7a是示出了在与图3b中的第二中间栅极层30m2相同水平上的平面形状的平面图，图7b是示出了沿图2d中的线iv-iv’截取的截面结构的修改示例的截面图。将参照图7a和图7b主要描述图3b和图2d中所示的示例的修改示例，并且将不重复其他元件的描述。
128.在修改示例中，参照图7a和图7b，外支撑竖直结构54o’的至少一部分可以与相邻的主分离结构60m和相邻的外分离结构60so中的一个进行接触。例如，在设置有第二中间栅极层30m2的水平上，外支撑竖直结构54o'的部分54ol2’中的至少一个可以与相邻主分离结构60m的部分60ml2和相邻外分离结构60so的部分60sol2中的一个进行接触。
129.如图7b所示，在设置有第一中间栅极层30m1和第一下栅极层30l1的水平上，外支撑竖直结构54o'的部分可以与相邻主分离结构60m和相邻外分离结构60so的部分间隔开。
130.在下面的描述中，将参照图8a和图8b描述上述内支撑竖直结构54i的修改示例。图8a是示出了在与图3a中的第一上栅极层30u1相同的水平上的平面形状的平面图，图8b是示出了沿图2c中的线iiia-iiia’截取的截面结构的修改示例的截面图。在下面的描述中，将主要描述图3a和图2c中的示例的修改示例，或者将直接引用其他元件。
131.在修改示例中，参照图8a和图8b，在内支撑竖直结构54i中，主分离结构60m和内分离结构60sia和60sib中的一个的中心、设置在内分离结构60sia的两侧上的一对内支撑竖直结构54ia和54ib中的内支撑竖直结构54ia的中心可以相比于另一个内支撑竖直结构54ib的中心更靠近内分离结构60sia的中心。为便于说明，在图8b中，设置在第一内分离结构60sia的左侧上的内支撑竖直结构54ia将被称为第一支撑竖直结构，而设置在第一内分离结构60sia的右侧上的内支撑竖直结构54ib将被称为第二支撑竖直结构。
132.第一内分离结构60sia的中心和第一支撑竖直结构54ia的中心之间的距离可以小于第一内分离结构60sia的中心和第二支撑竖直结构54ib的中心之间的距离。
133.第一内分离结构60sia的中心和第一支撑竖直结构54ia的中心之间的距离在下区域(例如，在竖直方向z上在相对较低水平处的区域)中可以比在上区域(例如，在竖直方向z上在相对较高水平处的区域)中大。
134.第一内分离结构60sia的中心与第二支撑竖直结构54ib的中心之间的距离在下区域中可以比在上区域中大。
135.第一内分离结构60sia和第二支撑竖直结构54ib可以在上竖直水平上彼此接触，并且可以在中间竖直水平上或下竖直水平上彼此间隔开。例如，在与第一上栅极层30u1相同的水平上，第一内分离结构60sia和第二支撑竖直结构54ib可以彼此接触，而在与第一中间栅极层30m1和第一下栅极层30l1相同的水平上，第一内分离结构60sia和第二支撑竖直结构54ib可以彼此间隔开。
136.在第一支撑竖直结构54ia中，第一内分离结构60sia可以在设置有第一下栅极层30l1的水平到设置有第一上栅极层30u1的水平上与第一支撑竖直结构54ia接触。
137.在示例实施例中，在设置有栅极层30的水平上，第一内分离结构60sia和第一支撑竖直结构54ia可以彼此接触，而在其他水平上，例如，在设置有层间绝缘层27的水平上，第
一内分离结构60sia和第一支撑竖直结构54ia可以彼此间隔开。
138.如图8a所示，在设置有第一上栅极层30u1的水平上，内支撑竖直结构54i的第一支撑部分54il1a和第二支撑部分54il1b(例如，设置在隔离部分60sial1的两侧上的第一支撑部分54il1a和第二支撑部分54il1b)可以包括主分离结构60m的部分60ml1和内分离结构60sia和60sib的隔离部分60sial1和60sibl1中的一个。第一支撑部分54il1a和隔离部分60sial1之间的接触面积可以大于第二支撑部分54il1b和隔离部分60sial1之间的接触面积。
139.在下面的描述中，将参照图9a和图9b描述上述内支撑竖直结构54i的修改示例。图9a是示出了图2b的放大平面图中的内支撑竖直结构54i的修改示例的图。图9b是示出了沿图9a中的线iiib-iiib’截取的区域的截面图。图9b可以是示出了在图2c中的截面结构中内支撑竖直结构54i被修改以形成内支撑竖直结构154i的示例的截面图。在下面的描述中，将参照图9a和图9b主要描述图1b和图2c中的示例的修改示例，并且将不提供对其他元件的描述或者将直接引用其他元件。
140.在修改示例中，参照图9a和图9b，在比第一上栅极层30u1高的水平上，内支撑竖直结构154i可以与主分离结构60m和内分离结构60sia和60sib中的相邻的分离结构接触。
141.在示例中，在比第一上栅极层30u1低的水平上，内支撑竖直结构154i可以与主分离结构60m和内分离结构60sia和60sib中的相邻的分离结构接触。
142.在示例中，如图9a中的平面，在比第一上栅极层30u1高的水平上，例如，主分离结构60m和内分离结构60sia和60sib可以具有部分切除相邻的内支撑竖直结构154i的形状。因此，内支撑竖直结构154i中的至少一个可以具有与主分离结构60m和内分离结构60sia和60sib中的相邻的分离结构接触的线性形状侧表面、以及不与分离结构接触并形成曲面的侧表面。
143.在以上参照图1a至图9b描述的示例实施例中，参照图2a至图2e描述的半导体衬底4和外围电路8可以设置在堆叠结构24下方。然而，其示例实施例不限于此。例如，参照图2a至图2e描述的半导体衬底4和外围电路8可以设置在堆叠结构24上方。在下面的描述中，将参照图10来描述参考图2a至图2e描述的半导体衬底4和外围电路8设置在堆叠结构24上方的示例。尽管没有描述参照图1a至图9b描述的诸如穿透堆叠结构24的分离结构60和支撑竖直结构54等的元件，但是参照图10描述的修改示例可以包括参照图1a至图9b在前述示例实施例中描述的诸如分离结构60和支撑竖直结构54等的元件。
144.在修改示例中，参照图10，根据示例实施例的半导体器件1’可以包括在竖直方向z上堆叠的下结构121和上结构103。
145.下结构121可以被称为第二结构，而上结构103可以被称为第一结构。
146.下结构121可以包括参照图1a至图2e在前述示例实施例中描述的堆叠结构24、存储器竖直结构39、位线接触插塞70b、以及栅极接触插塞70g和源极接触插塞70s。
147.下结构121还可以包括图案结构117。图案结构117可以与参照图1a至图2e在前述示例实施例中描述的图案结构17基本相同。例如，图案结构117可以包括分别与参照图1a至图2e在前述示例实施例中描述的第一图案层17a至第四图案层17d相对应的第一图案层117a至第四图案层117d。当涉及朝向、布局、位置、形状、尺寸、量或其他度量时，如本文中使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的朝向、布局、位置、形
状、尺寸、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。
148.下结构121可以覆盖图案结构117上的堆叠结构24，并且还可以包括上绝缘层165。上绝缘层165可以与参照图2a至图2e在前述示例实施例中描述的上绝缘层65基本相同。
149.下结构121还可以包括在位线接触塞70b上与位线接触塞70b电连接的位线151b、在栅接触塞70g上与栅接触塞70g电连接的栅极互连线151g、以及在源极接触插塞70s上与源极接触插塞70s电连接的源极接触布线151a。
150.下结构121可以包括上绝缘层165上的覆盖绝缘结构160，以及与位线151b、栅极互连线151g和源极接触布线151a电连接的下接合互连结构155。下接合互连结构155可以包括下接合焊盘155p。
151.上结构103可以包括半导体衬底204、设置在半导体衬底204和下结构121之间的外围电路209、以及在外围电路209和下结构121之间的电连接到外围电路209的上接合互连结构211。上接合互连结构211可以包括上接合焊盘211p。外围电路209可以是包括外围栅极209a和外围源极/漏极209b在内的晶体管。下接合互连结构155的下接合焊盘155p可以与上接合互连结构211的上接合焊盘211p接触。下接合焊盘155p可以与上接合互连结构211的上接合焊盘211p接合。下接合焊盘155p和上接合焊盘211p可以包括铜材料。
152.在下面的描述中，将参照图11描述制造示例实施例中的半导体器件的方法的示例实施例。图11是示出了制造根据示例实施例的半导体器件的方法的过程的流程图。
153.参照图11，可以形成下结构(s10)。例如，下结构可以是参照图2a至图2e在前述示例实施例中描述的第一结构3。
154.可以形成包括绝缘层和牺牲栅极层的初步堆叠结构(s15)。例如，绝缘层可以是参照图2a至图2e在前述示例实施例中描述的层间绝缘层27，并且牺牲栅极层可以是用于形成参照图2a至图2e在前述示例实施例中描述的栅极层30的模制层。初步堆叠结构可以形成为形状与参照图1a至图2e在前述示例实施例中描述的堆叠结构24的形状基本相同。
155.可以形成穿透初步堆叠结构的多个存储器竖直结构(s20)。例如，多个存储器竖直结构可以是图1a至图2e中的多个存储器竖直结构39。
156.可以形成穿透初步堆叠结构的多个支撑竖直结构(s25)。例如，多个支撑竖直结构可以是参照图1a至图2e在前述示例实施例中描述的多个支撑竖直结构54。
157.可以形成穿透初步堆叠结构的分离沟槽(s30)。可以通过蚀刻由分离沟槽暴露的牺牲栅极层来形成空的空间(s35)。栅极层可以形成在空的空间中(s40)。例如，栅极层可以是图1a至图2e中描述的栅极层30。
158.可以形成填充分离沟槽的分离结构(s45)。在上述过程s40中，栅极层可以不完全填充空的空间。因此，分离结构可以填充分离沟槽，并且可以填充空的空间的其他部分。分离结构可以是参照图1a至图2e在前述示例实施例中描述的分离结构60。
159.可以形成接触插塞(s50)。例如，接触插塞可以是图1a至图2e中描述的位线接触插塞70b、栅极接触插塞70g、源极接触插塞70s和外围接触插塞70p。
160.可以形成互连线(s55)。例如，互连线可以是与位线接触插塞70b电连接的位线(例如，可以是图10中的位线151b)、与栅极接触插塞70g电连接的栅极互连线(例如，可以是图
10中的栅极互连线151g)、以及与源极接触插塞70s电连接的源极互连线(例如，可以是图10中的源极接触布线151a)。
161.在下面的描述中，将参照图12、图13和图14描述包括根据示例实施例的半导体器件的数据存储系统。
162.图12是示出了包括根据示例实施例的半导体器件的数据存储系统的图。
163.参照图12，根据示例实施例的数据存储系统1000可以包括半导体器件1100和与半导体器件1100电连接的控制器1200。数据存储系统1000可以是包括半导体器件1100的存储设备、或包括存储设备的电子设备。例如，数据存储系统1000可以是包括半导体器件1100的固态驱动器件(ssd)设备、通用串行总线(usb)、计算系统、医疗设备或通信设备。
164.在示例实施例中，数据存储系统1000可以是用于存储数据的电子系统。
165.半导体器件1100可以是参照图1a至图10描述的前述示例实施例之一中描述的半导体器件。半导体器件1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。
166.第一结构1100f可以被配置为包括解码器电路1110、页缓冲器1120和逻辑电路1130在内的外围电路结构。例如，第一结构1100f可以包括外围电路(图2a中的外围电路8或图10中的上接合互连结构211)。
167.第二结构1100s可以被配置为存储单元结构，该存储单元结构包括位线bl、公共源极线csl、字线wl、第一栅极上线(upper line)ul1和第二栅极上线ul2、第一栅极下线(lower line)ll1和第二栅极下线ll2、以及位线bl和公共源极线csl之间的存储单元串cstr。
168.上述图案结构17(在图1a至图2e中)可以包括具有n型导电性的硅层，并且具有n型导电性的硅层可以是公共源极线csl。
169.在第二结构1100s中，存储单元串cstr中的每一个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及布置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。在示例实施例中，下晶体管lt1和lt2的数量和上晶体管ut1和ut2的数量可以变化。
170.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，而下晶体管lt1和lt2可以包括地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
171.上述栅极层115g可以形成栅极下线ll1和ll2、字线wl、以及栅极上线ul1和ul2。
172.在示例实施例中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一个可以用于擦除操作，该擦除操作用于使用栅极感应漏极泄漏(gidl)现象擦除存储单元中存储的数据。
173.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl、以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f延伸到第二结构1100s的第一连接布线1115与解码器电路1110电连接。
174.在示例实施例中，上述下栅极层30l1和30l2(在图2a中)可以是栅极下线ll1和ll2，而上栅极层30u1和30u2(在图2a中)可以是栅极上线ul1和ul2。多个中间栅极层30m(在图2a中)可以是字线wl。
175.位线bl可以通过从第一结构1100f延伸到第二结构1100s的第二连接布线1125与页缓冲器1120电连接。位线bl可以与上述位线接触插塞70b(在图2a中)电连接。
176.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个选择存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入/输出连接布线1135电连接到逻辑电路1130。
177.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
178.处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。通过nand接口1221，可以发送用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct的数据、要从存储单元晶体管mct读取的数据等。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
179.图13是示出了包括根据示例实施例的半导体器件的数据存储系统的透视图。
180.参照图13，根据示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003、以及dram 2004。半导体封装2003和dram 2004可以通过主衬底2001上形成的布线图案2005与控制器2002连接。
181.主衬底2001可以包括连接器2006，该连接器2006包括与外部主机耦接的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以通过以下之一与外部主机通信：通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、以及用于通用闪存存储(ufs)的m-phy。在示例实施例中，数据存储系统2000可以通过从外部主机通过连接器2006供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(pmic)。
182.控制器2002可以将数据写入半导体封装2003中或可以从半导体封装2003读取数据，并且可以提高数据存储系统2000的运行速度。
183.dram 2004可以被配置为用于缓解半导体封装2003、数据存储空间和外部主机之间的速度差异的缓冲存储器。数据存储系统2000中包括的dram 2004也可以用作高速缓冲存储器，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在数据存储系统2000中时，控制器2002除了包括用于控制半导体封装2003的nand控制器之外，还可以包括用于控制dram 2004的dram控制器。
184.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装
2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以被配置为包括多个半导体芯片2200的半导体封装。每个半导体芯片2200可以包括在参照图1a至图10描述的前述示例实施例之一中描述的半导体器件。
185.第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200与封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
186.封装衬底2100可以被配置为包括封装上焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。
187.在示例实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一和第二半导体封装2003a和2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装衬底2100的封装上焊盘2130电连接。在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过连接结构(例如，硅通孔(tsv))彼此电连接，而不是通过使用接合线方法的连接结构2400彼此电连接。
188.在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独插入衬底上，并且控制器2002可以通过形成在插入衬底上的布线与半导体芯片2200连接。
189.图14是示出了根据示例实施例的包括半导体器件的数据存储系统的截面图。图14示出了图13中的半导体封装2003的示例实施例，示出了沿图13中的线vi-vi’截取的半导体封装2003的截面区域。
190.参照图14，在半导体封装2003中，封装衬底2100可以被配置为印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的顶面上的封装上焊盘、设置在封装衬底主体部分2120的下表面上或通过下部被暴露的下焊盘2125、以及将封装衬底主体部分2120中的上焊盘2130与下焊盘2125电连接的内部布线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800与数据存储系统2000的主衬底2010的布线图案2005连接。
191.每个半导体芯片2200可以包括半导体衬底3010、顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围布线3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的存储沟道结构3220和分离结构3230、与存储器沟道结构3220电连接的位线3240，以及(在图2a中)与栅极堆叠结构3210的字线wl电连接的栅极互连线93b。第一结构3100可以包括图12中的第一结构1100f，第二结构3200可以包括图12中的第二结构1100s。
192.每个半导体芯片2200可以包括与第一结构3100的外围布线3110电连接并延伸到第二结构3200中的贯通布线3245。贯通布线3245可以穿透栅极堆叠结构3210，并且可以进一步设置在栅极堆叠结构3210的外侧上。
193.每个半导体芯片2200还可以包括与第一结构3100的外围布线3110电连接并延伸到第二结构3200中的输入/输出连接布线3265、以及与输入/输出连接布线3265电连接的输
入/输出焊盘2210。
194.在图14中，可以提供由附图标记1指示的放大部分来描述图14中的半导体芯片2200可以被修改为具有如图2a中的截面结构的示例。因此，每个半导体芯片2200可以包括参照图1至图9b描述的前述示例实施例之一中的半导体器件1或参照图10描述的半导体器件1'。
195.根据前述示例实施例，可以提供一种可以提高集成密度和可靠性的半导体器件以及包括该半导体器件的数据存储系统。
196.虽然以上已经示出了并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。