一种芯片互连封装结构及方法

本申请涉及半导体封装技术领域，具体而言，涉及一种芯片互连封装结构及方法。

背景技术：

半导体工业通过不断减小最小特征尺寸来不断提高多种电子部件，例如晶体管、二极管、电阻器和电容器等的集成度，这使得更多的部件集中到给定区域，从而提高了芯片的运算能力。但是随着最小特征尺寸不断在纳米尺度下探，已经濒临物理极限。同时，人工智能、物联网、5g、自动驾驶、高性能云计算等技术又处于快速发展当中。在此背景下，需要实现多种芯片在短距离上形成互连的同时提高数据传输带宽。

现有的多芯片短距离互连方案，通常由于制造精度的问题，无法制造更精细的互连线路，进而导致无法提高数据传输带宽。

技术实现要素：

本申请的目的在于，针对上述现有技术中的不足，提供一种芯片互连封装结构及方法，以改善现有多芯片在短距离互连时由于制造精度的问题，无法制造更精细的互连线路的问题。

为实现上述目的，本申请实施例采用的技术方案如下：

本申请实施例的一方面，提供一种芯片互连封装方法，方法包括：在支撑结构的一侧表面形成牺牲图案层；在牺牲图案层上形成互连绕线图案层，互连绕线图案层的绕线图案与牺牲图案层的牺牲图案位置对应；在互连绕线图案层上形成第一绝缘层；在第一绝缘层上形成多个间隔设置的芯片，多个芯片分别与互连绕线图案层的互连绕线图案位置对应；去除支撑结构，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通。

可选的，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通之后，方法还包括：在第一互连孔内形成导电材料，第一互连孔内的导电材料对互连绕线图案和芯片的第一互连引脚电连接。

可选的，互连绕线图案的线宽为0.5微米至2微米，互连绕线图案的线距为0.5微米至2微米。

可选的，在第一绝缘层上形成多个间隔设置的芯片之后，方法还包括：在多个芯片上形成塑封体。

可选的，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通之后，方法还包括：去除牺牲图案层，或，当牺牲图案层包括依次设置于互连绕线图案层上的绝缘牺牲层和金属牺牲层时，去除金属牺牲层。

可选的，在去除牺牲图案层，或，当牺牲图案层包括依次设置于互连绕线图案层上的绝缘牺牲层和金属牺牲层时，去除金属牺牲层之后，方法还包括：在互连绕线图案层远离芯片的一侧形成第一封装绕线层；在第一封装绕线层一侧形成穿透第一封装绕线层的第二互连孔，第二互连孔还与投影位置对应的互连绕线图案对位连通。

可选的，在牺牲图案层远离芯片的一侧形成第一封装绕线层之后，方法还包括：在第一封装绕线层一侧还形成穿透第一封装绕线层的第三互连孔，第三互连孔还与投影位置对应的芯片的第二互连引脚对位连通。

可选的，在互连绕线案层远离芯片的一侧形成第一封装绕线层包括：在互连绕线图案层远离芯片的一侧形成第二绝缘层，在第二绝缘层远离芯片一侧形成第一封装绕线图案层，第一封装绕线图案层的第一封装绕线图案与互连绕线图案位置对应。

可选的，在第一封装绕线层一侧形成穿透第一封装绕线层的第二互连孔，第二互连孔还与投影位置对应的绕线图案对位连通之后，方法还包括：在第一封装绕线层远离芯片的一侧形成有第二封装绕线层；在第二封装绕线层一侧形成穿透第二封装绕线层的第四互连孔，第四互连孔还与投影位置对应的第一封装绕线层对位连通。

可选的，在第一封装绕线层远离芯片的一侧形成有第二封装绕线层包括：在第一封装绕线层远离芯片的一侧形成有第三绝缘层；在第三绝缘层远离芯片的一侧形成有第二封装绕线图案层。

可选的，互连绕线图案的线宽小于第一封装绕线图案层的第一封装绕线图案的线宽；互连绕线图案的线距小于第一封装绕线图案层的第一封装绕线图案的线距。

可选的，第一封装绕线图案层的第一封装绕线图案的线宽为2微米至5微米，第一封装绕线图案层的第一封装绕线图案的线距为2微米至5微米。

可选的，第二封装绕线图案层的第二封装绕线图案的线宽大于5微米。

本申请实施例的另一方面，提供一种芯片互连封装结构，采用上述任一种的芯片互连封装方法制备，包括：在牺牲图案层上依次设置互连绕线图案层和多个芯片；互连绕线图案层的绕线图案与牺牲图案层的牺牲图案位置对应，多个芯片分别对应设置在与互连绕线图案层的互连绕线图案上；在牺牲图案层一侧开设穿透牺牲图案和互连绕线图案的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通。

本申请实施例的再一方面，提供一种芯片互连封装结构，应用上述任一种的芯片互连封装结构制备。

本申请的有益效果包括：

本申请提供了一种芯片互连封装方法，在支撑结构的一侧表面形成牺牲图案层；在牺牲图案层上形成互连绕线图案层，互连绕线图案层的绕线图案与牺牲图案层的牺牲图案位置对应；在互连绕线图案层上形成第一绝缘层；在第一绝缘层上形成多个间隔设置的芯片，多个芯片分别与互连绕线图案层的互连绕线图案位置对应；去除支撑结构，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通。通过牺牲图案层的设置，可以辅助定义出多个芯片互连的开孔位置，进而在后续依次形成互连绕线图案层和芯片后，能够根据牺牲图案中的开孔位置精确实现多个芯片之间的互连互通。

本申请提供了一种芯片互连封装结构，通过牺牲图案层的设置，可以辅助定义出多个芯片互连的开孔位置，进而在后续依次形成互连绕线图案层和芯片后，能够根据牺牲图案中的开孔位置精确实现多个芯片之间的互连互通。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种芯片互连封装方法的流程示意图；

图2为本申请实施例提供的一种芯片互连封装结构的结构示意图之一；

图3为本申请实施例提供的一种芯片互连封装结构的结构示意图之二；

图4为本申请实施例提供的一种芯片互连封装结构的俯视图；

图5为本申请实施例提供的一种芯片互连封装结构的结构示意图之一；

图6为本申请实施例提供的一种芯片互连封装结构的结构示意图之三；

图7为本申请实施例提供的一种芯片互连封装结构的结构示意图之四；

图8为本申请实施例提供的一种芯片互连封装结构的结构示意图之五；

图9为本申请实施例提供的一种芯片互连封装结构的结构示意图之六；

图10为本申请实施例提供的一种芯片互连封装结构的结构示意图之二；

图11为本申请实施例提供的一种芯片互连封装结构的结构示意图之七；

图12为本申请实施例提供的一种芯片互连封装结构的结构示意图之八。

图标：010-芯片；020-塑封体；011-第一互连引脚；012-第二互连引脚；101-第一绝缘层；102-第一互连孔；103-互连绕线图案层；104-牺牲层；104a-金属牺牲层；104b-绝缘牺牲层；201-第二绝缘层；202-第二互连孔；203-第一封装绕线图案层；204-第三互连孔；301-第三绝缘层；302-第四互连孔；303-第二封装绕线图案层；401-阻焊层；402-焊料球；001-临时支撑层；002-可释放层；003-支撑结构。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。需要说明的是，在不冲突的情况下，本申请的实施例中的各个特征可以相互结合，结合后的实施例依然在本申请的保护范围内。

在本申请的描述中，需要说明的是，术语“中间”、“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连通”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

本申请实施例的一方面，提供一种芯片互连封装方法，通过设置被图案化的牺牲图案层，为实现多个芯片010之间精细互连起到辅助定位作用，使得多个芯片010之间能够实现短距离精细互连，如图1所示，该方法示意性的可以包括：

s010：在支撑结构的一侧表面形成牺牲图案层。

如图2所示，设置支撑结构003，在支撑结构003的一侧表面形成牺牲图案层，即图2中在支撑结构003下方形成牺牲图案层。牺牲图案层可以是先在支撑结构003的表面形成整层的牺牲层104，然后对整层的牺牲层104进行图案化工艺后形成的层级结构。牺牲层104的图案化可以根据后续需要形成的第一互连孔102的位置(以下简称开孔位置)进行设定，即牺牲图案层中的牺牲图案中包括至少一处第一互连孔102的形成位置，例如两个以上的开孔位置。

s020：在牺牲图案层上形成互连绕线图案层，互连绕线图案层的绕线图案与牺牲图案层的牺牲图案位置对应。

如图2所示，在牺牲图案层形成后，继续在牺牲图案层上形成互连绕线图案层103，互连绕线图案层103可以是先在支撑结构003的表面形成整层的互连绕线层，然后对整层的互连绕线层进行图案化工艺后形成的层级结构。

互连绕线图案层103可以是采用与牺牲图案层位置对应的方式形成，即在对互连绕线层进行图案化处理后，使得互连绕线图案层103的互连绕线图案和牺牲图案层的牺牲图案位置对应，例如使得互连绕线图案中的引脚和牺牲图案中的开孔位置一一对应。

s030：在互连绕线图案层上形成第一绝缘层。

如图2所示，在互连绕线图案层103上先形成第一绝缘层101；然后在第一绝缘层101上形成多个芯片010，将多个芯片010采用相互间隔的方式设置，可以有效避免多个芯片010之间相互干扰。同时，第一绝缘层101应位于互连绕线图案层103和芯片010层之间。

第一绝缘层101可以是绝缘材料或异向导电材料形成具有粘合作用的粘合层，此时，在第一绝缘层101上形成多个芯片010时，多个芯片010可以采用精准对位互连绕线图案层103的方式粘合设置于第一绝缘层101上。为了进一步的提高粘合的稳定性，可以对粘合完成后的结构进行固化处理。

s040：在第一绝缘层上形成多个间隔设置的芯片，多个芯片分别与互连绕线图案层的互连绕线图案位置对应。

如图2、图3、图9所示，在第一绝缘层101上继续形成多个芯片010，多个芯片010可以是同层间隔一定间距排布。多个芯片010分别与互连绕线图案对应，使得多个芯片010中的第一互连引脚011和互连绕线图案中的引脚对应，上述的对应可以是沿垂直支撑结构003的方向的对应，即相对应的两者在平行支撑结构003平面的同一平面内的正投影位置对齐。最终，如图4所示，芯片010表面的第一互连引脚011、互连绕线图案层103的引脚图案以及牺牲层104表面图案开孔位置均一一对应，即上述三者结构沿垂直于临时支撑层001的方向对应，即相对应的两者在平行于临时支撑层001平面的同一平面内的正投影部分或者全部重叠。

s050：去除支撑结构，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层的第一互连孔，第一互连孔还与投影位置对应的芯片的第一互连引脚对位连通。

在完成s040后，如图5所示，去除支撑结构003，然后根据牺牲图案中的开孔位置在牺牲图案层的一侧形成第一互连孔102，第一互连孔102依次穿透牺牲图案、互连绕线图案和第一绝缘层101，同时，第一互连孔102还延伸至芯片010，由于牺牲图案中的开孔位置与互连绕线图案中的引脚对应，互连绕线图案中的引脚与芯片010的第一互连引脚011对应，因此，芯片010的第一互连引脚011和牺牲图案中的开孔位置在芯片010的投影位置至少部分重叠，在第一互连孔102延伸至芯片010时，其可以将互连绕线图案中的引脚和芯片010的第一互连引脚011连通，从而实现芯片010和互连绕线图案层103的精确连通，进而在多个芯片010均精确连通至互连绕线图案层103后，实现多个芯片010之间的互连通。通过牺牲图案层的设置，可以辅助定义出多个芯片010互连的开孔位置，进而在后续依次形成互连绕线图案层103和芯片010后，能够根据牺牲图案中的开孔位置精确实现多个芯片010之间的互连互通。首先进行牺牲图案层和互连绕线图案层103的结构设计和工艺制成，再进行芯片010与互连绕线图案层103的贴装，之后再形成垂直互连结构，去除牺牲图案层，继而进行后续扇出封装绕线层的构建。因此，可以提高垂直方向上的层间对准精度，实现多芯片010短距离高精度互连。此外，牺牲图案层中的牺牲图案不仅可以定义第一互连孔102的位置，还可以对其孔径大小也作出定义。

互连绕线图案层103的互连绕线图案中可以包括有多条互连线路，每一条互连线路都可以具有两个引脚，这两个引脚分别与互连的两个芯片010中的一个第一互连引脚011对应，进而通过第一互连孔102的连通，实现两个芯片010的初步连通，示意性的如图4所示在牺牲图案层上示意性的给出了三条互连线路中的一部分，该三条线路中的端部和互连芯片010中的一者的第一互连引脚011上下对应重叠或者部分重叠，并通过端部的第一互连孔102实现连通，同理，随着互连线路延伸至互连芯片010中的另一者的正上方时，该三条线路中的另一端部也和互连芯片010中的另一者的第一互联引脚上下对应重叠或者部分重叠，并通过互连线路另一端部的第一互连孔102实现连通。

在本申请实施例中，如图2所示，第一互连引脚011可以是芯片010中的高密度互联引脚，互连绕线图案层103也可以对应为精细线路绕线层，通过牺牲图案层的辅助定位，可以提高多芯片010之间的精细互连精度，从而提高数据传输的带宽。

支撑结构003起到临时支撑的作用，其材料可以是硅、二氧化硅、玻璃、激光释放材料、热释放材料等等中的一种或多种，例如其中的一种实施例中，如图2所示，支撑结构003包括临时支撑层001(硅、二氧化硅、玻璃等)和可释放层002(激光释放材料、热释放材料等)，可以在去除可释放层002以露出牺牲图案层的表面时，通过释放去除的方式进行，从而减少对牺牲图案层的影响，进而提高牺牲图案层中形成第一互连孔102的精度；另一种实施例中，如图3所示，支撑结构003包括临时支撑层001。支撑结构003的去除方式可以是通过湿法刻蚀、干法刻蚀、激光释放去除、热释放去除等等。在选择去除方式时，可以根据支撑结构003的材料进行适应性选择，本申请对其不做限制。

牺牲图案层的构成材料可以是金属、聚酰亚胺(polyimide)、苯并环丁烯(bcb)、派瑞林(parylene)、工业化液晶聚合物(lcp)、环氧树脂、硅氧化、硅氮化物、铝氧化物等等中的一种或多种。例如其中的一种实施例中，如图2所示，牺牲图案层包括金属牺牲层104a和绝缘牺牲层104b，绝缘牺牲层104b应位于金属牺牲层104a和互连绕线图案层103之间；在另一种实施例汇总，如图3所示，牺牲图案层也可以是绝缘牺牲层104b。

可选的，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案和第一绝缘层10的第一互连孔102，第一互连孔102还与投影位置对应的芯片010的第一互连引脚011对位连通之后，方法还包括：在第一互连孔102内形成导电材料，第一互连孔102内的导电材料对互连绕线图案和芯片010的第一互连引脚011电连接。

示意的，在形成有第一互连孔102后，为了实现第一互连引脚011和互连绕线图案层103中的互连线路的可电连接性，还可以在第一互连孔102内形成导电材料，通过导电材料将第一互连引脚011和互连绕线图案层103中的互连线路连接，形成可导电的电连接结构，由此实现芯片010和互连绕线图案层103的电连接，从而使得互连的芯片010可以通过互连绕线图案层103实现互连，进而传输数据等。

可选的，互连绕线图案的线宽为0.5微米至2微米，互连绕线图案的线距为0.5微米至2微米。

示例的，互连绕线图案的线宽可以是互连绕线图案中的互连线路自身的线路宽度，其设置范围可以是0.5微米至2微米(包括0.5微米和2微米)；互连绕线图案的线距可以是互连绕线图案中的相邻两条互连线路之间的间距，其设置范围可以是0.5微米至2微米(包括0.5微米和2微米)，从而能够保证多芯片010互连稳定的同时，提高芯片010数据传输的带宽。

可选的，如图2所示，在第一绝缘层10上形成多个间隔设置的芯片010之后，还可以在多个芯片010上形成塑封体020，塑封体020可以由包封材料形成。塑封体020完全将多个芯片010包覆，即包覆芯片010与第一绝缘层101贴合一侧之外的所有侧壁，以提高芯片010的稳定性。在前述实施例中去除支撑结构003之前，可以先在多个芯片010上形成塑封体020，然后再去除支撑结构003，并进行后续的工艺步骤。

可选的，在牺牲图案层一侧形成穿透牺牲图案、互连绕线图案第一绝缘层101的第一互连孔102，第一互连孔102还与投影位置对应的芯片010的第一互连引脚011对位连通之后，方法还包括：去除牺牲图案层，或，当牺牲图案层包括依次设置于互连绕线图案层上的绝缘牺牲层104b和金属牺牲层104a时，去除金属牺牲层104a。

在对前述实施例中形成有第一互连孔102的结构且在第一互连孔102内填充有导电材料之后，可以对互连绕线图案层103上的牺牲图案层进行部分去除或完全去除，示意的可以由以下两种实施例对其进行说明：

其中的一种实施例中，如图6所示，将位于互连绕线图案层103上的牺牲图案层完全去除，然后通过后续实施例在互连绕线图案层103的表面直接形成第一封装绕线层，第一封装绕线层中的第一封装绕线图案与互连绕线图案上下对位。在此实施例中，如图7所示，第二互连孔202则穿透第一封装绕线层并且延伸至互连绕线图案层103的表面。

其中的另一种实施例中，如图10所示，将位于互连绕线图案层103上的牺牲图案层的部分去除，即当牺牲图案层包括位于互连绕线图案层103上的绝缘牺牲层104b和金属牺牲层104a时，可以将金属牺牲层104a去除，保留绝缘牺牲层104b，也可以保留部分绝缘牺牲层104b，然后，通过后续实施例在剩余牺牲图案层的表面形成第一封装绕线层，第一封装绕线层中的第一封装绕线图案与互连绕线图案上下对位。在此实施例中，如图11所示，第二互连孔202依次穿透第一封装绕线层和剩余牺牲图案层(例如图11中的绝缘牺牲层104b)并且延伸至互连绕线图案层103的表面。

在上述实施例中，对牺牲图案层去除的方式可以包括湿法蚀刻、干法蚀刻、机械磨平、化学机械抛光等等中的至少一种。

在去除牺牲图案层，或，当牺牲图案层包括依次设置于互连绕线图案层上的绝缘牺牲层和金属牺牲层时，去除金属牺牲层之后，方法还包括：在互连绕线图案层103远离芯片010的一侧形成第一封装绕线层；在第一封装绕线层一侧形成穿透第一封装绕线层的第二互连孔202，第二互连孔202还与投影位置对应的互连绕线图案对位连通。

示例的，在前述两种实施例中(完全去除牺牲图案层和部分去除牺牲图案层)形成的互连绕线图案层103的表面或在剩余牺牲图案层的表面，还可以进一步的形成第一封装绕线层，即在互连绕线图案层103远离芯片010的一侧形成第一封装绕线层，如图7或图9中，在互连绕线图案层103的上方形成第一封装绕线层。在此实施例中，在形成第一封装绕线层时，可以使得第一封装绕线层的第一封装绕线图案中的部分引脚(如图7或图11中位于第一封装绕线图案层203中靠近中间部分的引脚)和互连绕线图案中的引脚(如图7或图11中位于互连绕线图案层103中与芯片010第一互连引脚011对应的引脚的旁侧的引脚)对位。为了实现第一封装绕线层和互连绕线图案的连通，还可以在第一封装绕线层上形成穿透的第二互连孔202，从而将第一封装绕线层上的第一封装绕线图案中的引脚和互连绕线图案中的引脚连通。此外，还可以参照在第一互连孔102内形成导电材料的方式，继续在第二互连孔202内形成导电材料，以便于使得互连绕线图案中的引脚能够和第一封装绕线层中的第一封装绕线图案中的引脚形成电连接结构。

可选的，在牺牲图案层远离芯片010的一侧形成第一封装绕线层之后，方法还包括：若还需要使得第一封装绕线层和芯片010连通，还可以在形成第一封装绕线层时，使得第一封装绕线层中的第一封装绕线图案中的引脚(如图7或图11中位于第一封装绕线层图案层最外侧的引脚)与芯片010的第二互连引脚012上下对位。如图7或图11所示，在第一封装绕线层一侧还形成穿透第一封装绕线层的第三互连孔204，第三互连孔204还与投影位置对应的芯片010的第二互连引脚012对位连通，从而实现第一封装绕线层中的第一封装绕线层图案层与芯片010的连通。

在本申请实施例中，如图8或图12所示，第二互连引脚012可以是芯片010中的低密度互联引脚。

在完全去除牺牲图案层实施例的基础上，如图7所示，还可以继续形成第三互连孔204，第三互连孔204将依次穿透第一封装绕线层、互连绕线图案层103(在第三互连孔204穿透位置并无引脚)和第一绝缘层101并延伸至芯片010的表面。第二互连孔202和第三互连孔204在同一实施例中时，两者可以是同一工艺中形成，也可以是先后形成，本申请对其不做具体限定。

在部分去除牺牲图案层实施例的基础上，如图11所示，还可以继续形成第三互连孔204，第三互连孔204将依次穿透第一封装绕线层、剩余牺牲图案层(例如图11中的绝缘牺牲层104b)、互连绕线图案层103(在第三互连孔204穿透位置并无引脚)和第一绝缘层101并延伸至芯片010的表面。

可选的，在互连绕线案层远离芯片010的一侧形成第一封装绕线层包括：如图7或图11所示，在互连绕线图案层103远离芯片010的一侧形成第二绝缘层201在第二绝缘层201远离芯片010一侧形成第一封装绕线图案层203，即形成第二绝缘层201位于第一封装绕线图案层203和互连绕线图案层103之间的结构。第一封装绕线图案层203的第一封装绕线图案与互连绕线图案位置对应(即两者连通的引脚对应)，在还包括第三互连孔204的实施例中，第一封装绕线图案层203的第一封装绕线图案还与芯片010位置对应(即两者连通的引脚对应)，第三互连孔204在穿透第一封装绕线层时，依次穿过第一封装绕线图案层203和第二绝缘层201。

示意的，在一种实施例中，如图2、图5、图6、图7和图8所示，支撑结构003可以选用玻璃载板作为临时支撑层001，激光释放材料作为可释放层002，同时，牺牲图案层可以选用金属牺牲层104a和绝缘牺牲层104b，在形成第一封装绕线层之前，可以完全去除金属牺牲层104a和绝缘牺牲层104b。

示意的，在另一种实施例中，如图3所示，临时支撑层001可以仅选用硅晶圆作为支撑结构003，同时，牺牲图案层可以仅选用氧化硅，在形成第一封装绕线层之前，可以完全去除氧化硅牺牲图案层。

示意的，在再一种实施例中，如图9、图10、图11和图12所示，支撑结构003可以选用晶圆作为临时支撑层001，热释放材料作为可释放层002，同时，牺牲图案层可以选用金属牺牲层104a和绝缘牺牲层104b，在形成第一封装绕线层之前，可以仅去除金属牺牲层104a。

可选的，在第一封装绕线层一侧形成穿透第一封装绕线层的第二互连孔202，第二互连孔202还与投影位置对应的绕线图案对位连通之后，方法还包括：在第一封装绕线层远离芯片010的一侧形成有第二封装绕线层；在第二封装绕线层一侧形成穿透第二封装绕线层的第四互连孔302，第四互连孔302还与投影位置对应的第一封装绕线层对位连通。

示例的，在前述实施例中形成有第二互连孔202的结构上，还可以进一步的在第一封装绕线层远离芯片010的一侧形成第二封装绕线层，即如图8或图12中，在第一封装绕线层的上方形成第二封装绕线层。在此实施例中，在形成第二封装绕线层时，可以使得第二封装绕线层的第二封装绕线图案中的引脚和第一封装绕线层的第一封装绕线图案中的引脚对位。为了实现第二封装绕线层和第一封装绕线层的连通，还可以在第二封装绕线层上形成穿透的第四互连孔302，从而将第二封装绕线层上的第二封装绕线图案中的引脚和第一封装绕线层的第一封装绕线图案中的引脚连通。此外，还可以参照在第一互连孔102内形成导电材料的方式，继续在第四互连孔302内形成导电材料，以便于使得第二封装绕线图案中的引脚能够和第一封装绕线图案中的引脚形成电连接结构。

在本申请实施例中，第一互连孔102、第二互连孔202、第三互连孔204和第四互连孔302的形成，可以是由激光打印、光刻、干法刻蚀等等多种工艺方法制备。在互连孔内形成导电材料可以是仅在互连孔的侧壁和底部，也可以是使得导电材料完全填充互连孔的形式。在互连孔内形成导电材料的方式可以是在互连孔的侧壁和底部通过磁控溅射或化学镀种子层金属，也可以是利用电镀工艺在互连孔内填充导电材料，还可以是用丝网/钢网印刷导电材料的方法在互连孔内填满导电材料，本申请对其不做限制。第一互连孔102、第二互连孔202、第三互连孔204和第四互连孔302内的导电材料可以为铜、铝、钨、导电膏、锡银合金、锡银铜合金、金锡合金等等中的至少一种。

当仅在互连孔的侧壁和底部涂覆导电材料时，在互连孔内部的剩余空间可以由在其上形成的下一层级的材料所填充，例如第一互连孔102剩余的空间可在形成第二绝缘层201时，由第二绝缘层201的材料填充。

可选的，在第一封装绕线层远离芯片010的一侧形成有第二封装绕线层包括：如图8或图12，在第一封装绕线层远离芯片010的一侧形成有第三绝缘层301；在第三绝缘层301远离芯片010的一侧形成有第二封装绕线图案层303。第二封装绕线图案层303的第二封装绕线图案与第一封装绕线图案位置对应(即两者连通的引脚对应)。

本申请实施例中的第一绝缘层101、第二绝缘层201和第三绝缘层301的材料可以包括聚酰亚胺(polyimide)、苯并环丁烯(bcb)、派瑞林(parylene)、工业化液晶聚合物(lcp)、环氧树脂、硅氧化、硅氮化物、陶瓷、铝氧化物、玻璃等等中的至少一种。

本申请可以包括有多层封装绕线层，以上实施例中示意性的给出了一层和两层的实施例，在形成有三层、四层等等多层封装绕线层时，可以参照第一封装绕线层上形成第二封装绕线层的实施例，本申请对此不再赘述。通过该种制备方法可以简化多层金属线路结构的工序，降低生产成本。

当最后一层封装绕线层形成完毕后，可以在其上形成引脚焊盘，然后形成整层的阻焊层401，通过图案化去掉至少部分覆盖在引脚焊盘上的阻焊层401，并且在引脚焊盘种植焊料球402。例如图8或图12中，在第二封装绕线层上形成形成引脚焊盘，然后形成整层的阻焊层401，通过图案化去掉至少部分覆盖在引脚焊盘上的阻焊层401，并且在引脚焊盘种植焊料球402。

可选的，互连绕线图案的线宽小于第一封装绕线图案层203的第一封装绕线图案的线宽；互连绕线图案的线距小于第一封装绕线图案层203的第一封装绕线图案的线距。

示意的，第一封装绕线图案层203的第一封装绕线图案的线宽可以是第一封装绕线图案中的封装线路自身的线路宽度。第一封装绕线图案层203的第一封装绕线图案的线距可以是第一封装绕线图案中的相邻两条封装线路之间的间距。第一封装绕线图案的线宽可以是2微米至5微米(包括2微米和5微米)；第一封装绕线图案的线距可以是2微米至5微米(包括2微米和5微米)。

可选的，互连绕线图案的线宽小于第二封装绕线图案层303的第二封装绕线图案的线宽；互连绕线图案的线距小于第二封装绕线图案层303的第二封装绕线图案的线距。

示意的，第二封装绕线图案层303的第二封装绕线图案的线宽可以是第二封装绕线图案中的封装线路自身的线路宽度。第二封装绕线图案层303的第二封装绕线图案的线距可以是第二封装绕线图案中的相邻两条封装线路之间的间距。第二封装绕线图案的线宽可以是大于5微米。当包括多个封装绕线层时，形成于第二封装绕线层上的其它封装绕线图案层的封装绕线图案的线宽可以是大于5微米。

可选的，互连图案绕线层和依次形成于互连图案绕线层远离芯片010一侧的封装绕线层沿所述芯片010至所述互连图案绕线层的方向(即图8或图12中从下至上的方向)的线宽线距逐渐增大。

可选的，互连绕线图案的线宽小于第二封装绕线图案层303的第二封装绕线图案的线宽；互连绕线图案的线距小于第二封装绕线图案层303的第二封装绕线图案的线距。

示意的，在支撑结构003的一侧表面形成具有图案的牺牲层104，在牺牲层104上形成精细互连绕线层，精细互连绕线层的绕线图案与牺牲层104的图案位置对应。在精细互连绕线层上形成第一绝缘层101，并且贴装多个芯片010，芯片引脚与精细互连绕线层的图案对准。从芯片010一侧通过塑封体020塑封以上结构，去除临时支撑层001，在牺牲层104一侧形成穿透牺牲层104、精细互连绕线层、第一绝缘层101的第一互连孔102，以使精细互连绕线层与芯片高密度互连引脚电连接。去除全部或者部分牺牲层104，在第一绝缘层101上再交替制备至少一层绝缘层和至少一层封装绕线层，并通过互连孔将每层封装绕线层与芯片低密度引脚，和/或，在先制备的至少一层绕线层电连接。

在支撑结构003的一侧表面形成具有图案的牺牲层104；在牺牲层104上形成精细互连绕线层，精细互连绕线层与牺牲层104的图案位置对应；在精细互连绕线层上形成第一绝缘层101；在第一绝缘层101远离精细互连绕线层的一侧贴装多个芯片010，多个芯片010分别对应设置在精细互连绕线层的互连绕线图案上，实现芯片010的高密度芯片间互连引脚与精细互连绕线层的对准；使用包封材料将多个芯片010塑封，并覆盖第一绝缘层101；去除支撑结构003，利用牺牲层104的图案形成穿透牺牲层104、精细互连绕线层和第一绝缘层101并且露出芯片010的高密度互连引脚的第一互连孔102；在第一互连孔102内形成导电材料，通过第一互连孔102实现精细互连绕线层和高密度互连引脚的连通；去除全部或者部分牺牲层104之后，在精细互连绕线层和第一绝缘层101之上形成第二绝缘层201，覆盖精细互连绕线层和第一互连孔102；在第二绝缘层2201上形成第一封装绕线图案层203，在第一封装绕线图案层203上形成第二互连孔202、第三互连孔204，第三互连孔202贯穿第一封装绕线图案层203、第二绝缘层201、精细互连绕线层、第一绝缘层101，并露出芯片低密度互连引脚，和/或，第二互连孔202贯穿第一封装绕线图案层203、第二绝缘层201，并露出精细互连绕线层；在第二互连孔202内形成导电材料，实现芯片低密度互连引脚与精细互连绕线层、第一封装绕线图案层的连通；在第一封装绕线图案层远离芯片方向的一侧，再交替制备至少一层绝缘层和至少一层封装绕线图案层，每层绝缘层上形成互连孔，互连孔内形成导电材料，并通过互连孔内导电材料实现每层封装绕线层的连通；最远离芯片的封装绕线层设置有引脚焊盘，在最远离芯片的封装绕线层上覆盖阻焊层401，去掉至少部分覆盖在引脚焊盘上的阻焊层401，并且在引脚焊盘种植焊料球402。

本申请实施例的另一方面，提供一种芯片互连封装结构，采用上述任一种的芯片互连封装方法制备，包括：如图2所示，在牺牲图案层上依次设置互连绕线图案层103和多个芯片010；互连绕线图案层103的绕线图案与牺牲图案层的牺牲图案位置对应，多个芯片010分别对应设置在与互连绕线图案层103的互连绕线图案上；在牺牲图案层一侧开设穿透牺牲图案和互连绕线图案的第一互连孔102，第一互连孔102还与投影位置对应的芯片010的第一互连引脚011对位连通。即芯片互连封装结构包括多个芯片010以及多个绕线层和绝缘层；芯片包括器件和引脚，引脚包括高密度互连引脚和低密度互连引脚；多个绕线层包括互连绕线图案层103和封装绕线层(例如第一、第二封装绕线层)，互连绕线图案层103的线宽线距小于封装绕线层的线宽线距；互连绕线图案层103通过芯片010的高密度互连引脚连接芯片010；互连绕线图案层103与芯片010的高密度互连引脚之间的第一互连孔102，利用牺牲层结构(牺牲层104)和互连绕线图案层103引脚结构形成，并且通过在第一互连孔102内设置导电材料实现互连绕线图案层103和芯片010的高密度互连引脚的电连接；互连绕线图案层103的引脚、芯片010的高密度互连引脚、牺牲层104的图案三者精准对位。

此外，芯片互连封装结构还可以对应前述芯片互连封装方法依次形成对应结构。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

工业实用性

本申请的芯片互连封装结构及方法通过先进行牺牲图案层和互连绕线图案层的结构设计和工艺制成，再进行芯片与互连绕线图案层的贴装，之后再形成垂直互连结构，去除牺牲图案层，继而进行后续扇出封装绕线层的构建，从而提高垂直方向上的层间对准精度，实现多芯片短距离高精度互连，进而提高数据传输的带宽。同时，还可以通过该种制备方法简化多层金属线路结构的工序，降低生产成本，可以应用于集成电路、光电子器件等领域。