专利名称：具有超浅端区的新型晶体管及其制造方法
背景技术：
发明领域本发明涉及半导体集成电路，特别涉及超大规模亚微米晶体管的制造。
相关技术介绍今天，确确实实有上百万个分立晶体管连在一起形成超大规模集成(VLSI)电路，例如微处理器，存储器，和特殊应用的集成电路(ICs)。目前，最先进的IC由大约三百万晶体管组成，例如栅长度级别为0.5μm的金属氧化物半导体(MOS)场效应晶体管。为了继续增加未来的集成电路的复杂性和计算能力，必须将更多的晶体管封装到单个IC中(即，晶体管的密度必须增加)。这样，未来的超大规模集成(ULSI)电路将需要有效栅长度小于0.1μm的极短沟道晶体管。然而，常规MOS晶体管的制造方法和结构不能简单地“按比例缩小”来生产更小的晶体管以实现高密度集成。
常规MOS晶体管100的结构显示在
图1中。晶体管100包括栅电极102，一般为多晶硅，在栅介质层104上形成，而栅介质层104是在硅衬底106上形成。一对源/漏扩展区或端区110在衬底106的上表面上形成，并与栅电极102的外边缘对准。端区110一般采用已知的离子注入技术形成。与栅电极102的相对侧相邻并位于端区110之上处形成的是一对侧壁间隔层108。然后通过离子注入在衬底106内形成一对源/漏区120，并基本上与侧壁间隔层108的外边缘对准。
随着晶体管100的栅长度按比例缩小，为了制造更小的晶体管，端区110扩展进入衬底106的深度也必须按比例缩小(即，降低)，以便改善制造的晶体管的穿通特性。然而，端区110的长度必须大于0.10μm以确保后来的大剂量的深源/漏注入不会淹没和覆盖端区110。因此，如图1所示，使用常规方法制造的小比例晶体管中，端区110又浅又长。由于端区110又浅又长，端区110存在实际寄生电阻。寄生电阻反过来影响(减小)晶体管的驱动电流。
因此，实际需要的是具有低阻超浅端区的新型晶体管，和VLSI的制造方法。
发明概述下面介绍的是带低阻超浅端区的新型晶体管及其制造方法。根据本发明的优选方法，栅介质层在半导体衬底的第一表面上形成。接下来，栅电极在栅介质层上形成。然后第一对侧壁间隔层邻接栅电极的相对侧面形成。之后，在半导体衬底内形成一对凹槽，并与第一对侧壁间隔层的外边缘对准。接下来，将半导体材料选择性地淀积到凹槽中，以便半导体材料在半导体衬底的第一表面之上和之下扩展。然后掺杂剂由半导体材料中扩散进第一对侧壁间隔层下的衬底中，形成超浅端区。之后在邻接第一对侧壁间隔层的外边缘的半导体材料上形成第二对侧壁间隔层。接下来，以与第二对侧壁间隔层的外边缘对准的方式进行深注入，形成深结源/漏接触区。最后，在制备的晶体管的源/漏区和栅电极上形成硅化物。
附图简述图1显示的是常规晶体管的剖面图。
图2显示的是本发明的具有低阻超浅端区的晶体管的剖面图。
图3a显示的是在衬底上形成的栅电极的相对侧上形成第一对侧壁间隔层的剖面图。
图3b显示的是图3a的衬底中形成凹槽区剖面图。
图3c显示的是在图3b的衬底上淀积半导体材料的剖面图。
图3d显示的是掺杂剂固态扩散进图3c的衬底中的剖面图。
图3e显示的是在图3d的衬底上形成第二对侧壁间隔层的剖面图。
图3f显示的是在图3d的衬底中形成深结源/漏接触区的剖面图。
图4显示的是带有浅结淀积源/漏接触区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。
图5显示的是带有淀积半导体掩埋沟道区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。
图6显示的是带有垂直和水平地扩散的超浅端区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。
本发明的详细描述下面介绍的是带低阻超浅端区的新型晶体管及其制造方法。为了彻底地理解本发明，在以下的说明中列举了大量的具体细节，例如具体的材料、范围和工艺等等。然而，对于本领域的普通技术人员来说，很明显不采用这些具体细节也可以实践本发明。另外，没有特别详细地介绍已知的半导体设备和工艺以免给本发明带来不必要的混淆。
具有低阻超浅端区的新型晶体管200的本发明优选实施例显示在图2中。晶体管200在硅衬底或阱201上形成。栅介质层202在衬底201的表面203上形成，而栅电极204在栅介质层202上形成。第一对薄侧壁间隔层206在栅电极204的相对侧上形成(间隔层206沿栅电极204的宽度方向)。晶体管200也包括基本上更大些的第二对侧壁间隔层208，而该第二对侧壁间隔层邻接第一对侧壁间隔层206的外边缘形成。晶体管200包括一对源/漏区211，每个包括一对端区或源/漏扩展区210和源/漏接触区212。
端区或源/漏扩展区210限定为位于第二侧壁间隔层208、第一侧壁间隔层206、和栅电极204外边缘下的源/漏区。端区210包括超浅端区部分214和突起的端区部分216。超浅端区214包括掺杂的半导体衬底215，而该掺杂的半导体衬底是由“向外扩散”的掺杂剂从选择性淀积的半导体材料217进入衬底201中形成。超浅端区214由第一侧壁间隔层206下扩展到栅电极204外边缘。对于有效栅长度大约为0.10微米(或1000)的晶体管，超浅端区214在栅电极204下延伸大约100更适宜。此外，对于0.10μm的有效栅长度，超浅端区214延伸进入衬底表面203下衬底201内的深度最好小于500。应该知道，由于本发明采用了新型的制造方法，超浅端区214的特征为典型的突变结。
晶体管200的端区210也包括突起的端区部分216。突起的端区部分216位于第二侧壁间隔层208的下面，并与第一对侧壁间隔层206的外边缘邻接。突起的端区216最好由掺杂的半导体材料217形成，而该掺杂的半导体材料217是在半导体衬底215的表面203之上和之下选择性淀积形成。由于突起的端区216的部分在半导体衬底的表面203之上形成，所以突起的端区216被称为“突起的”。突起的端区可显著地减少晶体管200的寄生电阻，从而改善它的性能。
一对源/漏接触区212邻接第二侧壁间隔层208的外边缘形成。源/漏接触区212为深结源/漏接触。源/漏接触区212由离子注入或将附加的掺杂剂扩散到区域220中形成，源/漏接触区212包括选择性淀积的半导体材料217、“向外扩散的”并与第二侧壁间隔层208的外边缘对准的掺杂的半导体衬底215和衬底201。源/漏接触区212为部分突起的源/漏区。硅化物218最好在源/漏区212上形成，以便减少晶体管200的接触电阻。此外，根据本发明，第一半导体材料217最好淀积在栅电极204的上表面。硅化物218也最好在栅电极204的淀积的半导体材料217上形成，以帮助改善接触电阻。
应该知道，本发明有价值的特征在于晶体管200包括端区或源/漏扩展区210，且为超浅的和突起的。这样，晶体管200就会有很低寄生电阻的浅端区。晶体管200的新型结构允许端区按需要缩小比例，用于制造有效栅长度小于0.15μm的晶体管200。由于本发明的新型端区结构，晶体管200具有良好的穿通特性并且VT滚降减小。此外，由于有端区210，晶体管200具有低的寄生电阻，从而产生良好的驱动电流。
图3a-3f显示的是具有低电阻超浅端区的晶体管当前的优选制造方法。优选的制造方法将针对PMOS晶体管的制造进行介绍。应该知道，优选的方法同样适用于导电类型简单相反的NMOS器件的制造。如图3a所示，本发明的PMOS晶体管最好在掺杂浓度在1×1017/cm3到1×1019/cm3之间的n型衬底或阱300上制造。应该知道，衬底300还可以包括淀积的半导体材料的顶层或多层。根据本发明，衬底限定为晶体管在其上制造的初始材料。
根据本发明，首先，栅介质层302在衬底300的上表面304上形成。栅介质层302最好为厚度在20-50之间的氮化物-氧化物(nitrided)层。应该知道，如有需要，其它已知的栅介质层，例如氧化物、氮化物、及它们的结合，也可以使用。接下来，在栅介质层302上形成栅电极306。栅电极306最好使用已知的光刻技术由厚度为1000-3500覆盖淀积的多晶硅层构图成栅电极306形成。应该知道，其它已知的构图技术也可用于形成栅电极306的图形，包括亚微米光刻技术和亚光刻构图技术，例如在审查中专利申请中所介绍，名称为“反转缓冲层晶体管”(Inverted Spacer Transistor)，申请日为1994年8月10日，序列号为08/288,332，已转让给本受让人。此外，虽然栅电极306最好为多晶硅，但如有必要，栅电极306也可以为金属栅、单晶硅栅、或它们的结合。
下一步，也显示在图3a中，第一侧壁间隔层308覆盖淀积在衬底300和栅电极306的顶面和侧面。间隔层308最好为采用已知的工艺淀积的二氧化硅层，厚度大约在50-500之间，最好为200。应该知道，如有必要，其它绝缘层，例如氮化硅和氮化物-氧化物等等，也可用作间隔层308。应该知道，形成的间隔层308的厚度必须足以电隔离栅电极306与随后淀积的半导体材料。此外，从后面可知道，侧壁间隔层308的厚度限定了制造的晶体管的最终间隔层的厚度和超浅端区部分的最小长度。
接下来，如图3b中所示，使用任何已知的技术对第一侧壁间隔层308进行各向异性干法腐蚀，形成沿栅电极306宽度方向的第一对侧壁间隔层310。
之后，如图3b中所示，使用任何已知的技术对衬底300进行各向异性的腐蚀，例如含有比例为2∶1的C2F6和He的化学物质的反应离子腐蚀(RIE)，分别在硅衬底300中形成一对凹槽312，并与第一对侧壁间隔层310的外边缘对准。应该注意的是，在硅衬底凹槽腐蚀期间，多晶硅栅电极306被部分腐蚀。栅电极306和第一对侧壁间隔层310作为掩模可防止位于其下的硅衬底表面304被腐蚀。这样，本发明的凹槽腐蚀可与第一对侧壁间隔层310的外边缘自对准。根据本发明的优选实施例，腐蚀衬底300形成凹槽区312，其深度大约在20-1000之间，衬底表面304下的深度最好为200。应该知道，凹槽区312的深度限定了制造的晶体管的超浅端区延伸到衬底300内的最小深度。凹槽区越深，晶体管的超浅端区延伸到衬底300中的部分就越深。
接下来，根据本发明的优选实施例，如图3c中所示，半导体材料314选择性地淀积到凹槽312中以及栅电极306的上表面。选择性地淀积半导体材料314是为了仅在露出硅的部位例如衬底300和多晶硅栅电极306上形成半导体材料314。在侧壁间隔层310上没有形成半导体材料314。因此侧壁间隔层310可将凹槽312中形成的半导体材料314与栅电极306电隔离开。半导体材料314形成的厚度在200-2000之间，最好约为600。这样，在半导体衬底300的表面304之上和之下都形成了半导体材料314。此外，半导体材料314适宜就地掺杂p型杂质，例如硼，浓度级别在1×1018/cm3到5×1020/cm3之间，最好浓度约为1×1020/cm3。此外，应该知道，半导体材料不必就地掺杂，通过离子注入或扩散淀积后，掺杂到所需的导电率级别。例如，在制造CMOS或BiMOS部分时，有必要在淀积后掺杂半导体材料314，以便可使用标准的光刻胶掩模蔽技术分别形成CMOS电路中PMOS和NMOS器件的p型导电半导体材料和n型导电半导体材料。
应该注意到半导体材料314的厚度和掺杂浓度级别决定制造的晶体管突起的端区部分的电阻率。半导体材料314越厚并且掺杂浓度越高，生成的晶体管的寄生电阻就越低。然而，当反向电压施加到栅电极306和半导体材料314上时，产生反向电容(即，米勒电容)变大。半导体材料314越厚并且掺杂浓度越高，米勒电容就越大。因此，必须在晶体管的寄生电阻和它的米勒电容之间做一折衷。
根据本发明，半导体材料314最好为硅/锗半导体合金，其中锗占合金的大约10-50％。硅/锗半导体合金可以在H2的气氛中分解SiH2Cl2和GeH4得到，温度在500-800℃之间，最好是600℃。优选这种半导体材料是由于在淀积过程中它显示出对硅良好的选择性，可使本发明更易制造。此外，这种硅/锗半导体合金具有许多“缺陷”或“位错”，有助于掺杂剂在固态扩散中穿过半导体材料。应该知道，任何可以选择性淀积的半导体材料都可用于形成半导体材料314。例如，半导体材料314可以选择性淀积多晶硅，该多晶硅是在H2的气氛中，温度在600-900℃之间，分解SiH2Cl2和HCl得到，或可以选择性淀积任何已知技术得到的单晶硅。
下一步，根据本发明，如图3d中所示，p型杂质或掺杂剂由半导体材料314扩散进入半导体衬底300中形成扩散的半导体区316。杂质向外扩散形成的扩散的半导体区316的浓度级别大致等于淀积的半导体材料314的浓度级别。杂质在第一薄侧壁间隔层310下横向地(水平地)扩散直到杂质至少达到栅电极306的外边缘，最好延伸到栅电极306下大约100处。横向地延伸到第一侧壁间隔层310和栅电极306下面的那部分扩散的半导体区316就是制造的晶体管的超浅端区部分。应该知道，杂质向外扩散也将杂质更深地(垂直地)扩散到衬底300中。每横向扩散200，掺杂剂则垂直地向衬底300内大约扩散200。因此，根据本发明的优选实施例，对于0.10μm的有效栅长度超浅端区317的长度大约为300并且深度大约为500(或0.05μm)。
根据本发明的优选实施例，使用快速加热工艺(RTP)在氮气(N2)气氛中，在温度800℃到1000℃之间加热5到60秒，形成半导体材料314，之后直接进行固态扩散步骤。应该知道，本发明的固态扩散步骤不必在半导体材料314形成后直接进行，可以在以后的工艺步骤中使用的热循环期间进行。
应该知道，本发明的关键特征是半导体材料314在半导体衬底表面304的下面形成。也就是，在本发明中，掺杂剂源315放置在衬底300中直接与要形成的超浅端区317相邻。这样，在固态扩散步骤中，掺杂剂能够很容易地沿一个方向(横向地)扩散到第一侧壁间隔层310下和多晶硅栅电极306外边缘的下面。这就产生了超浅端区317，其特征为衬底300的很明显的突变结。这种突变结改善了制造的晶体管的穿通特性。此外，应该知道，采用固态扩散形成的超浅端区317，比采用现在标准的离子注入技术制造出的端区导电率更高。端区浓度更高可改善器件的性能并降低器件的寄生电阻。
接下来，如图3e中所示，第二对侧壁间隔层318在淀积的半导体材料314上邻近第一侧壁间隔层310的外边缘形成。最好采用各向异性干法腐蚀热壁工艺形成的氮化硅的共形层，从而形成第二侧壁间隔层318。与侧壁间隔层310一样，如有必要，第二侧壁间隔层318可使用任何一种已知的技术形成。第二侧壁间隔层318基本上比第一侧壁间隔层310厚，形成的厚度在500-2500之间，最好是1800。
下一步，如图3f中所示，形成源/漏接触区319完成晶体管340的制造。形成第二侧壁间隔层318后，如图3e中所示，对衬底进行标准和已知的离子注入并退火，其中将例如硼等p型导电杂质，注入到淀积的半导体材料314、扩散的硅区316、和半导体衬底300中。离子注入步骤形成的源/漏接触区322的p型导电率级别最好在1×1019/cm3到5×1020/cm3之间，并且源/漏接触区319的总厚度在0.15-0.25μm之间。此外，如果在形成多晶硅栅电极306期间未预先掺杂，那么离子注入步骤也可用于掺杂多晶硅栅电极306。应该知道，形成的第二侧壁间隔层318必须足够的厚和宽以提供足够的掩模，防止源/漏接触区319很深、高剂量的离子注入覆盖制造的端区321。
之后，根据本发明的优选实施例，使用自对准硅化物工艺(Salicide)将硅化物320形成到源/漏接触区319上淀积的半导体材料314上和栅电极306上淀积的半导体材料314上，从而显著地减少器件的接触电阻。在优选的自对准硅化物(Salicide)工艺中，先将钛层覆盖淀积在整个器件上。然后对器件进行温度循环使淀积的钛层和任何暴露的硅表面(即，栅电极306上的半导体材料314和源/漏接触区319上的半导体材料314)发生反应，形成硅化钛320(即，TiSix)。应该知道，钛并不与第二侧壁间隔层318发生反应。接下来，采用选择性腐蚀将未反应的钛从第二侧壁间隔层318上除去，留下硅化钛320。应当知道，其它耐高温金属，例如，钨，可用于形成硅化物320。此外，应该注意的是第二侧壁间隔层318必须足够厚以防止硅化物侵蚀造成栅电极与源/漏接触区电短路。完成硅化物工艺后，采用优选方法制造的具有低阻超浅端区的新型晶体管340也就完成了。
图4为本发明的另一优选实施例的剖面图。图4为带有低阻超浅端区410和一对部分突起的浅结源/漏接触区412的MOS晶体管400。以分别在图3a-3e中图示并介绍及附带说明的晶体管340的相同方式制造晶体管400。形成第二侧壁间隔层318之后，进行第二次选择淀积半导体材料形成第二层半导体材料420，该第二层半导体材料420位于与第二侧壁间隔层318相邻接的第一淀积的半导体材料314的上表面和栅电极306上形成的半导体材料314上。形成的第二层半导体材料420要足够厚，厚度要在100到1500之间，浓度级别要足够高，浓度要在1×1019/cm3到5×1020/cm3之间，从而为制造的器件提供足够的源/漏接触区412。应该知道，形成的源/漏接触区412必须足够厚以确保不产生金属接触尖刺。第二层半导体材料420最好由硅/锗合金形成，该硅/锗合金掺杂p型杂质，例如硼，并达到所需的导电率级别。应该知道，第二侧壁间隔层318需要足够厚，以防止第二层半导体材料420和栅电极306之间的过大的米勒电容增长，对器件特性造成不利影响。
此时最好使用化学-机械抛光工艺从栅电极306的上表面除去第二层半导体材料420，以改善制造的晶体管的形貌。最后，使用自对准硅化物(Salicide)工艺将硅化物320形成到第二次淀积的半导体材料420上和栅电极306上的半导体材料314上。
图5为本发明的另一优选实施例的剖面图。图5图示了带有低阻超浅端区510的埋沟道MOS晶体管500。晶体管500可以用与晶体管340相同的方式制造，不同的是半导体衬底300也包括上部淀积的半导体材料524，其厚度在200-1000之间，掺杂成p型导电，其浓度在1×1017/cm3到1×1019cm3之间。应该知道，本发明优选的范围与淀积的半导体材料524的上表面526相关，在这个实施例中上表面526被认为是半导体衬底300的上表面。应该知道，淀积的半导体材料524不必是单一半导体材料，可以包括多种不同掺杂和不同类型的半导体材料。埋沟道晶体管500显示出沟道载流子的迁移率增加，从而改善了器件的驱动电流和开关速度。
图6为本发明的另一优选实施例的剖面图。图6显示带有低阻超浅端区610的埋沟道MOS晶体管600。晶体管600与本发明公开的其它实施例不同，不同之处在于选择淀积半导体材料319之前没在半导体衬底300中形成凹槽312。取而代之的是，半导体材料314直接淀积在半导体衬底300的上表面304上。其它的制造步骤，如在图3b-3f中和附带的说明中所公开的，用于完成晶体管600的制备。应该知道，对于晶体管600，没有半导体材料凹进衬底300中，因此固态扩散步骤必须先驱使p型掺杂剂向下(垂直地)扩散到衬底300中，然后驱使它们在第一侧壁间隔层310下面横向地(水平地)扩散到栅电极306的外边缘，形成晶体管600的超浅低阻端区610。虽然已显示出这种扩散工艺能生产高性能的器件，但当掺杂剂沿单一方向由半导体材料部分地退进衬底300中时，超浅低阻端区610的结不是突变的。虽然晶体管600没有象其它的实施例那样有突变的超浅低阻端区，但去掉凹槽步骤确实降低了工艺的复杂性并降低了成本。
以上介绍了本发明的许多替换的实施例和细节，然而，本领域的普通技术人员应该理解，在一个实施例中的许多特征同样适用于其它实施例。此外，虽然介绍了许多特定的范围、材料、和浓度，但应该知道，这些特定的范围、材料、和浓度并不能作为一种限制。此外，本领域的普通技术人员有能力改变本发明的比例形成更大和更小的器件。本发明并不受本发明的详细介绍的限制，而由以下的权利要求所决定。
在此，我们已经对具有超浅端区的新型晶体管及其制造方法进行了介绍。
权利要求
1.一种形成晶体管的方法，包括以下步骤在半导体衬底的第一表面上形成栅介质层；在所述栅介质层上形成栅电极；邻接所述栅电极的相对侧形成第一对侧壁间隔层；在所述第一表面下的所述半导体衬底中形成一对凹槽，与所述第一对侧壁间隔层的外边缘对准；及在所述凹槽对中形成第一半导体材料
2.如权利要求1所述的方法，还包括以下步骤将掺杂剂从所述第一半导体材料中扩散到所述第一对侧壁间隔层下的所述衬底中。
3.如权利要求2所述的方法，还包括以下步骤在邻近所述第一对侧壁间隔层的外边缘的所述半导体材料上形成第二对侧壁间隔层。
4.如权利要求3所述的方法，还包括以下步骤将离子淀积到所述第一半导体材料和所述衬底中，与所述第二对侧壁间隔层的外边缘对准。
5.如权利要求4所述的方法，其特征在于，所述离子通过离子注入淀积。
6.如权利要求3所述的方法，还包括以下步骤在所述半导体材料中形成硅化物，与所述第二对侧壁间隔层的外边缘对准。
7.如权利要求3所述的方法，还包括以下步骤在所述第一半导体材料上形成第二半导体材料，与所述第二对侧壁间隔层的外边缘对准。
8.如权利要求7所述的方法，还包括以下步骤在所述第二半导体材料上形成硅化物。
9.一种形成晶体管的方法，包括以下步骤在半导体衬底上形成栅介质层；在所述栅介质层上形成栅电极；邻近所述栅电极的相对侧形成第一对侧壁间隔层；在所述半导体衬底上形成第一掺杂的半导体材料，与所述第一对侧壁间隔层的外边缘对准；将掺杂剂从所述第一半导体材料中扩散到所述第一对侧壁间隔层下的所述衬底中。
10.如权利要求9所述的方法，还包括以下步骤邻近第一对侧壁间隔层的外边缘，在第一半导体材料上形成第二对侧壁间隔层。
11.如权利要求10所述的方法，还包括步骤将离子注入与所述第二对侧壁间隔层的外边缘对准的所述衬底和所述半导体材料中。
12.如权利要求10所述的方法，还包括步骤在所述第一半导体材料上形成硅化物，与所述第二对侧壁间隔层的外边缘对准。
13.如权利要求10所述的方法，还包括步骤在所述第一半导体材料上形成第二半导体材料，与所述第二对侧壁间隔层的外边缘对准。
14.如权利要求13所述的方法，还包括以下步骤在所述第二半导体材料上形成硅化物。
15.一种晶体管，包括在半导体衬底的第一表面形成的栅介质层；在所述栅介质层上形成的栅电极；邻近所述栅电极的相对侧形成的第一对侧壁间隔层；在所述衬底中形成的第一对源/漏区，该区延伸到所述第一对侧壁间隔层和所述栅电极的相对侧的下面；第二对源/漏区，与所述第一对侧壁间隔层的外边缘对准形成，其中所述一对第二对源/漏区包括第一淀积的半导体材料，该半导体材料至少部分在所述半导体衬底的所述第一表面之上。
16.如权利要求15所述的晶体管，所述第一淀积的半导体材料延伸在所述半导体衬底的所述第一表面下。
17.如权利要求15所述的晶体管，还包括邻接所述第一对侧壁间隔层的外边缘形成第二对侧壁间隔层，所述第二对侧壁间隔层在所述第二对源/漏区上形成。
18.如权利要求15所述的晶体管，还包括与所述第二对侧壁间隔层对准形成第三对源/漏接触区，第三对源/漏区比第二对源/漏区厚。
19.如权利要求17所述的晶体管，还包括在所述第三对源/漏接触区 和所述栅电极上形成的硅化物。
20.如权利要求16所述的晶体管，还包括在邻接所述第二对侧壁间隔层的外边缘的第一淀积半导体材料上形成的第二半导体材料。
21.如权利要求19所述的晶体管，还包括在所述未掺杂的半导体材料上形成的硅化物。
22.如权利要求15所述的晶体管，所述第二对源/漏区包括淀积的多晶硅。
23.如权利要求15所述的晶体管，所述第二对源/漏区对包括淀积的单晶硅。
24.如权利要求15所述的晶体管，其中，所述第二对源/漏区包括淀积的硅/锗半导体。
25.如权利要求15所述的晶体管，其中，所述第一对侧壁间隔层的厚度大约在50-500之间。
26.如权利要求15所述的晶体管，其中，第二对侧壁间隔层的厚度大约在500-2500之间。
27.如权利要求15所述的晶体管，其中，所述第二对源/漏区在所述半导体衬底的所述第一表面下延伸大约20-1000。
28.如权利要求15所述的晶体管，其中，所述第一对源/漏区在所述半导体衬底的所述第一表面下的深度为20-1000之间，且长度大于100。
全文摘要
具有超浅端区(214)的新型晶体管(200)及其制造方法。本发明的新型晶体管有一个源/漏扩展或端区(210),该源/漏扩展或端区包括延伸到栅电极和突起的区域(216)下的超浅区(214)。
文档编号H01L29/417GK1175321SQ95197621
公开日1998年3月4日 申请日期1995年12月21日 优先权日1994年12月23日
发明者R·S·曹, C·H·彻恩, C·H·雅, K·R·维尔顿, P·A·佩卡恩, L·D·尧 申请人:英特尔公司