用于非平面半导体器件架构的精密电阻器的制造方法
【技术领域】
[0001]本发明的实施例涉及半导体器件和处理领域，并且具体而言，涉及用于非平面半导体器件架构的精密电阻器。
【背景技术】
[0002]在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。
[0003]在集成电路器件的制造中，多栅极晶体管(例如三栅极晶体管)已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于体硅衬底的较低成本并且因为它们使能较不复杂的三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于三栅极晶体管的改进的短沟道特性，绝缘体上硅衬底是优选的。
[0004]然而，缩放多栅极晶体管并非没有结果。由于减小了微电子电路的这些基本构建块的尺寸，并且由于增加了在给定区域中制造的基本构建块的绝对数量，因此已经增加了对在有源器件中包括无源特征的约束。
【附图说明】
[0005]图1A示出了根据本发明的实施例的用于非平面半导体器件架构的精密电阻器的顶角视图和截面视图。
[0006]图1B示出了根据本发明的另一个实施例的用于非平面半导体器件架构的精密电阻器的截面视图。
[0007]图2A-2K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的方法中的各种操作的截面视图。
[0008]图3A-3K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
[0009]图4A-4L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
[0010]图5A-5F示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
[0011]图6A-6L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
[0012]图7是根据本发明的实施例的被提供用于展示目前所描述的精密电阻器相对于它们的钨沟槽对应物的变化的图表。
[0013]图8示出了根据本发明的一种实施方式的计算设备。
【具体实施方式】
[0014]描述了用于非平面半导体器件架构的精密电阻器。在以下描述中，阐述了大量的具体细节，例如具体集成和材料方案(regime)，以提供对本发明的实施例的深入理解。对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非必要地使本发明的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。
[0015]栅极电极最初由金属(例如，铝)形成。然而，对于许多技术节点，金属氧化物半导体场效应晶体管(MOSFET)已经包括了由多晶硅制造的栅极电极，以便进行离子注入(例如，以定制对相同电路中的N型或P型的掺杂)和硅化(以减小接触电阻)。因此，与电路中的MOSFET相关联的电阻器也由多晶硅制造。所谓的“前栅极”工艺序列被普遍实践，以便进行多晶硅、等离子体蚀刻限定的栅极长度、轻掺杂的尖端区、电介质侧壁间隔件和自对准的源极/漏极(即，对准到栅极电极)的均厚沉积。
[0016]由于在最近的技术节点中MOSFET的尺寸继续缩小，所以多晶硅耗尽成为日益严重的问题。作为结果，栅极电极现在再次由金属形成。然而，栅极电极通常不再严格由铝形成。为了实现所需的功函数，栅极电极现在通常由过渡金属、过渡金属的合金或者过渡金属氮化物形成。然而，采用金属栅极也为替代的所谓“后栅极”工艺提供优点。后栅极工艺的一种实施方式涉及所谓的“替换栅极”工艺，其允许针对电路中的N-FET和P-FET使用不同的金属。当栅极电极的材料从多晶硅变回金属时，电阻器的材料也从多晶硅变回金属。不幸的是，金属电阻器通常受到高工艺变化性和不良温度系数的影响。因此，需要再次利用多晶硅来形成电阻器。然而，这种改变为工艺集成带来许多挑战，尤其是为诸如三栅极工艺架构之类的非平面架构带来许多挑战。
[0017]因此，根据本发明的一个或多个实施例，描述了非平面三栅极高k/金属栅极技术上的精密多晶硅电阻器形成方法。相比之下，用于制造使用三栅极高k/金属栅极技术的电阻器的其它方法已经包括了钨沟槽电阻器(TCN)和钨栅极接触电阻器(GCN)的制造，由于钨抛光处理，这些电阻器可能受制于非常高的变化性。这种变化性可能引起I/O功能问题。钨也可能展示出不需要的材料特性和温度变化(例如，不良温度系数)。
[0018]在先前的平面氧化物/多晶栅极技术中使用的多晶硅电阻器对于精密电阻器形成来说可能是优选的选项。然而，在三栅极高k/金属栅极过程技术中，难以实现多晶硅和金属栅极材料系统的集成，例如，尤其是在使用替换栅极工艺流程时。因此，本发明的一个或多个实施例涉及用于在非平面器件(例如，三栅极)架构中制造平面和非平面多晶硅电阻器二者的集成方案。本文中所描述的方法中的一种或多种方法(若不是所有方法)可以与三栅极高k/金属栅极晶体管制造流程单片集成。这种集成可以使精密多晶硅电阻器(例如，相对于钨电阻器)的较高特性得以开发，并且实现了对变化性减小的改进、温度系数和电压系数改进。
[0019]可以包括非平面多晶硅电阻器作为具有非平面架构的嵌入式多晶硅电阻器。在实施例中，对“非平面电阻器”的引用在本文中用于描述具有形成在从衬底凸出的一个或多个鳍状物之上的电阻层的电阻器。作为示例，图1A示出了根据本发明的实施例的用于非平面半导体器件架构的精密电阻器的顶角视图和截面视图。
[0020]参考图1A的两个视图，半导体结构100包括具有非平面器件104的衬底102 (仅部分地示出)和形成在隔离层103上的非平面电阻器106。非平面器件104包括栅极堆叠体108，例如，金属栅极/高k栅极电介质栅极堆叠体。栅极堆叠体108形成在第一多个鳍状物110之上。非平面电阻器106包括形成在第二多个鳍状物111之上的非平面半导体层112。两个器件均包括间隔件114和接触部116。
[0021]在实施例中，第一和第二多个鳍状物110和111由体衬底102形成，如图1A中所描绘的。在一个这种示例中，体衬底102可以由能够承受制作工艺并且电荷能够在其中迀移的半导体材料组成，并且因此多个鳍状物110和111也可以由上述半导体材料组成。在实施例中，体衬底102由晶体硅、硅/锗或掺杂有电荷载流子的锗层组成，该电荷载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，体衬底102中的硅原子的浓度大于97%。在另一个实施例中，体衬底102由生长在不同晶体衬底顶上的外延层组成，该外延层例如是生长在硼掺杂体硅单晶衬底顶上的硅外延层。体衬底102可以替代地由II1-V族材料组成。在实施例中，体衬底102由例如但不限于以下材料的II1-V族材料组成:氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、铟镓砷、铝镓砷、铟镓磷或其组合。在一个实施例中，体衬底102由II1-V族材料组成，并且电荷载流子掺杂剂杂质原子是例如但不限于以下原子的原子:碳、硅、锗、氧、硫、砸或碲。在实施例中，体衬底102是未掺杂的或仅为轻掺杂的，并且因此多个鳍状物110和111也是未掺杂的或仅为轻掺杂的。在实施例中，多个鳍状物110和111的至少一部分是应变的。
[0022]替代地，衬底102包括上层外延层和下层体部分，这两者均可以由单晶材料组成，该单晶材料可以包括但不限于硅、锗、硅锗或II1-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的中间绝缘体层可以设置在上层外延层与下层体部分之间。
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