一种后栅工艺中ild层的处理方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别涉及一种后栅工艺中ILD层的处理方法。
【背景技术】
[0002] 目前，在CM0SFET (互补金属氧化物半导体场效应晶体管）制造工艺的研究可大概 分为两个方向，即前栅工艺和栅极替代工艺，前栅工艺的栅极的形成在源、漏极生成之前， 所W高温退火工艺会对栅层材料选择有所限制并可能对其产生负面影响。而栅极替代工艺 (后栅工艺，Gate Last),如图1所示，先形成伪栅104、伪栅介质层102和源漏极105、ILD(层 间介质）层106,而后去除伪栅104重新形成栅极，该样，栅极形成在源漏极之后，此工艺中 栅极不需要承受很高的退火温度，对栅层材料选择更广泛并且更能体现材料本征的特性。
[0003] 在通常的后栅工艺中，形成伪栅结构和ILD层之后，首先进行CMP直到露出伪栅 极，而后去除伪栅极和伪栅介质层，而后重新形成栅介质层，伪栅介质层通常为热氧化物形 成，ILD多为CVD (化emical Vapor D巧osition，化学气相沉积)等方法形成的氧化物层，去 除伪栅介质层时通常会使用dHF(diluted HF，稀释的氨氣酸）或地0E(diluted Buffered Oxide Etch,稀释的缓冲液），由于制备的方法不同，伪栅介质层与ILD的致密度也不同，即 ILD具有更快的刻蚀速率，会造成ILD层106的损失，如图2所示，在该个工艺过程中，CMP W及伪栅介质层的去除都会造成ILD的损失，ILD的损失会影响重新形成的替代栅的高度， 降低器件的正常性能，如果处理不当，甚至器件无法工作。由于CMP的工艺窗口非常小且难 W控制，在实际工艺中，多通过加高伪栅的高度来弥补ILD的损失，但随着工艺尺寸的不断 减小，该种方式也不能够解决ILD损失的问题。尤其在Fin-FET (錯式场效应晶体管）3维 器件中，因为器件錯的顶部没有氮化娃层，CMP的控制更加艰难，且为了获得理想的錯的形 状，通常形成较厚的伪栅介质层，而该必然会增加去除伪栅介质层的时间，该会造成更为明 显的ILD损失，进而难W得到理想的栅极的高度，影响器件的性能。
【发明内容】
[0004] 本发明的目的旨在至少解决上述技术缺陷，提供一种后栅工艺中ILD层的处理方 法，减少在去除伪栅介质层时造成的ILD损失。
[0005] 本发明提供了一种后栅工艺中ILD层的处理方法，包括：
[0006] 形成伪栅区；
[0007] 覆盖层间介质层；
[0008] 进行化学机械抛光，直至暴露伪栅极；
[0009] 进行热退火；
[0010] 去除伪栅极W及伪栅区。
[0011] 优选地，在进行热退火之后，去除伪栅极和伪栅介质层之前，还包括步骤；进行氮 化处理。
[0012] 优选地，所述氮化处理为DPN。
[0013] 优选地，所述热退火的温度为80(TC。
[0014] 本发明实施例提供的后栅工艺中的ILD层的处理方法，在ILD层CMP之后进行热 退火，热退火工艺能提高ILD层的致密度，降低在去除伪栅介质层时ILD层的刻蚀率，从而 减小ILD层的损失，同时，也相当于变相的提高了 ILD层CMP的工艺窗口，在不通过提高伪 栅高度的情况下，降低器件集成难度。
【附图说明】
[0015] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中：
[0016] 图1-2示出了后栅工艺中去除伪栅介质层时ILD层损失的器件截面示意图；
[0017] 图3示出了根据本发明实施例的后栅工艺中ILD层的处理方法的流程图；
[0018] 图4-6示出了利用本发明的ILD层的处理方法形成器件的各个形成阶段的截面示 意图。
【具体实施方式】
[0019] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0020] 为了减少在去除伪栅介质层时ILD层的损失，本发明提出了一种ILD层的处理方 法，参考图3所示，包括：
[0021] 形成伪栅区，覆盖层间介质层；
[0022] 进行化学机械抛光，直至暴露伪栅极；
[0023] 进行热退火；
[0024] 去除伪栅极W及伪栅介质层。
[00巧]本发明在ILD层CMP之后进行热退火，热退火工艺能提高ILD层的表层的质量，降 低在去除伪栅介质层时ILD层的刻蚀率，从而减小ILD层的损失，同时，也相当于变相的提 高了 ILD层CMP的工艺窗口，在不通过提高伪栅高度的情况下，降低器件集成难度。
[0026] 为了更好地理解本发明，W下结合流程图W及具体的实施例进行详细的说明。
[0027] 实施例一
[0028] 本发明主要是针对后栅工艺中，去除伪栅介质层过程中ILD层的损失。通常地，在 后栅工艺中，形成ILD层之前，主要包括W下形成伪栅器件的步骤S101 :
[0029] 提供衬底；
[0030] 在衬底上依次形成伪栅介质层和伪栅极；
[0031] 在伪栅极的侧壁上形成侧墙，W及在伪栅极的两侧形成源漏极。
[0032] 在本发明的实施例中，参考图4所示，所述半导体衬底200可W为Si衬底、Ge衬 底、Si-Ge 衬底、SOI (绝缘体上娃，Silicon On Insulator)或 G0I (绝缘体上错，Germanium 化Insulator)等。在其他实施例中，所述半导体衬底还可W为包括其他元素半导体或化合 物半导体的衬底，例如GaAs、InP或SiC等，还可W为叠层结构，例如Si/SiGe等，还可W其 他外延结构，例如SG0I (绝缘体上错娃）等。所述半导体衬底200可W已经形成有隔离区， 所述隔离区可w包括二氧化娃或其他可w分开器件的有源区的材料。
[0033] 所述伪栅介质层202可W为热氧化层或其他合适的氧化物介质材料，例如氧化娃 等，在本实施例中，可W为二氧化娃，可W通过热氧化的方法来形成。
[0034] 所述伪栅极204可W为非晶娃、多晶娃或氧化娃等，在本实施例中，可W为多晶 娃。伪栅介质层和伪栅极组成伪栅区。
[00巧]所述侧墙206可W具有单层或多层结构，可W由氮化娃、氧化娃、氮氧化娃、碳化 娃、氣化物惨杂娃玻璃、低k电介质材料及其组合，和/或其他合适的材料形