半导体静电放电保护装置的制造方法

文档序号:8363134阅读:386来源:国知局
半导体静电放电保护装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路元件,且特别是涉及一种半导体静电放电保护装置。
【背景技术】
[0002]静电放电是一种位于非导电表面上的静电电荷通过导电材料而迁移的现象。由于静电电压通常相当高,静电放电可以轻易地损毁一集成电路的基板与其他元件。为了保护集成电路免于遭受静电放电的损害,具有传导静电放电电流至地面功能的装置被整合进入集成电路内。
[0003]以接地栅η型金属-氧化物-半导体导体Gate Grounded n-typeMetal-Oxide-Semiconductor, GGNMOS)晶体管单元为例,其栅极、源极和元件基底接地,当静电放电发生(ESD zapping)时,骤回崩溃(snapback)致使接地栅η型金属-氧化物-半导体晶体管单元会导通,以将一个大静电放电电流(ESD current)传导于其漏极结构与源极结构之间,再将静电放电电流传导至地面,达到静电放电的保护功能。
[0004]然而传统的接地栅η型金属-氧化物-半导体导体晶体管单元,容易因受到寄生NPN双载流子接面晶体管外扩效应(base push-out effect)的影响,发生二次骤回崩溃现象,至使过大的漏电流通过寄生双载流子接面晶体管由的射极和接地基极,再由的元件基底(寄生基极)传导至地面,造成接地栅η型金属-氧化物-半导体导体晶体管单元永久性失效。
[0005]因此,如何防止半导体静电放电保护装置的寄生双载流子接面晶体管漏电,已成为静电放电防护设计上的一大挑战。

【发明内容】

[0006]为解决上述问题,本发明一方面在于提供一种半导体静电放电保护装置,包括:具有第一电性的第一晶体管、第二电性阱区、第二电性保护环以及半导体间隔区。第一晶体管形成于第二电性阱区之中。第二电性保护环,围绕第一晶体管。半导体间隔区,位于第一晶体管和第二电性保护环之间,且围绕第一晶体管。其中,半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。
[0007]在本发明的一实施例之中,半导体静电放电保护装置,还包括一浅沟隔离结构,位于第一晶体管和第二电性保护环之间。其中,半导体间隔区,是位于浅沟隔离结构的下方。
[0008]在本发明的一实施例之中,半导体静电放电保护装置,还包括一浅沟隔离结构,位于第一晶体管和第二电性保护环之间。其中,半导体间隔区,是位于浅沟隔离结构和第二电性保护环之间。
[0009]在本发明的一实施例之中,第一电性为N型电性,且第二电性为P型电性。在本发明的一实施例之中,第一电性为P型电性,且第二电性为N型电性。
[0010]在本发明的一实施例之中,第一晶体管包含栅极结构、源极、漏极以及第二电性高浓度掺杂区。栅极结构形成于第二电性阱区之上。源极形成于第二电性阱区之中,且邻接栅极结构。漏极形成于第二电性阱区之中,且邻接栅极结构。第二电性高浓度掺杂区,位于漏极下方的第二电性阱区之中,并且具有高于第二电性阱区的掺杂浓度。
[0011]在本发明的一实施例之中,其中半导体静电放电保护装置还包括一基底接触区,邻接于第二电性阱区和第二电性保护环。其中,基底接触区与源极共同接地,且漏极与一输入/输出垫(I/O pad)电连接。
[0012]在本发明的一实施例之中,半导体静电放电保护装置还包括具有第一电性的第二晶体管和第三晶体管。其中第一晶体管、第二晶体管和第三晶体管具有一个共同漏极。
[0013]在本发明的一实施例之中,半导体静电放电保护装置,还包括阱接触区(WellPick-Up)以及具有第一电性的第二晶体管和第三晶体管。其中,第一晶体管、第二晶体管和第三晶体管具有一共同源极,围绕阱接触区。
[0014]本发明另一方面是在提供一种半导体静电放电保护装置,包括:多个第一电性晶体管、第二电性保护环以及阱接触区。其中,第二电性保护环,围绕该些个第一电性晶体管;且该些个第一电性晶体管,围绕阱接触区。
[0015]在本发明的一实施例之中,半导体静电放电保护装置还包括,第一电性保护环,位于该些个第一电性晶体管和第二电性保护环之间,且围绕该些个第一电性晶体管。
[0016]在本发明的一实施例之中,每一个第一晶体管包含一栅极结构、一源极以及一漏极。栅极结构形成于一第二电性阱区之上。漏极形成于第二电性阱区之中,且邻接栅极结构远离阱接触区的一侧。源极形成于第二电性阱区之中,且邻接栅极结构靠近阱接触区的一侧。
[0017]在本发明的一实施例之中,阱接触区与源极共同接地,且漏极与一输入/输出垫电连接。
[0018]在本发明的一实施例之中,每一个第一晶体管还包含一第二电性高浓度掺杂区,位于漏极下方的第二电性阱区之中,并且具有高于第二电性阱区的掺杂浓度。
[0019]根据上述实施例,本发明的是提供一种半导体静电放电保护装置,在本发明的一实施例之中,半导体静电放电保护装置至少包含:形成于元件基底之中的一第一电性晶体管、围绕第一电性晶体管的一第二电性保护环以及位于第一电性晶体管和第二电性保护环之间的半导体间隔区。其中,半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。通过在第第一电性晶体管和第二电性保护环之间,设置半导体间隔区的方式,以增加第一电性晶体管的漏极与第二电性保护环之间的距离,进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值,减少漏电流由漏极通过元件基底传导至地面,进而增进半导体静电放电保护装置的静电放电保护能力。
[0020]在本发明的另一实施例之中,半导体静电放电保护装置至少包含:形成于元件基底之中的多个第一电性晶体管、围绕第一电性晶体管的第二电性保护环以及被该些个第一电性晶体管围绕的阱接触区。通过特定的布线方式,来增加第一电性晶体管的漏极和阱接触区之间的距离,进而增加半导体静电放电保护装置中寄生的双载流子接面晶体管射极与接地基极之间的阻值,减少漏电流由漏极通过阱接触区传导至地面,进而增进半导体静电放电保护装置的静电放电保护能力。
【附图说明】
[0021]为让本发明的上述和其他目的、特征和优点能更明显易懂,下文特举数个较佳实施例,并配合所附附图,作详细说明如下:
[0022]图1A是根据本发明的一实施例所绘示的半导体静电放电保护装置的结构俯视示意图;
[0023]图1B是延着图1A的切线SI所绘示的半导体静电放电保护装置的部分结构剖面示意图;
[0024]图2A是根据本发明的另一实施例所绘示的半导体静电放电保护装置的结构俯视示意图;
[0025]图2B是延着图2A的切线S2所绘示的半导体静电放电保护装置的部分结构剖面示意图;
[0026]图3A是根据本发明的又一实施例所绘示的半导体静电放电保护装置的结构俯视示意图;
[0027]图3B是延着图3A的切线S3所绘示的半导体静电放电保护装置的部分结构剖面示意图;
[0028]图4A是根据本发明的再一实施例所绘示的半导体静电放电保护装置的结构俯视示意图;
[0029]图4B是延着图4A的切线S4所绘示的半导体静电放电保护装置的部分结构剖面示意图;
[0030]图5A是根据本发明的又另一实施例所绘示的半导体静电放电保护装置的结构俯视不意图;
[0031]图5B是延着图5A的切线S5所绘示的半导体静电放电保护装置的部分结构剖面示意图。
[0032]主要装置符号说明
[0033]100:半导体静电放电保护装置
[0034]101:基底1la:基底表面
[0035]102:保护环
[0036]103:金属-氧化物-半导体晶体管
[0037]103a:栅极结构103b:漏极
[0038]103c:源极104:P 型阱区
[0039]105:浅沟隔离结构 106:半导体间隔区
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